关于三段式状态机（VHDL）的写法心得和问题.pdf

关关于于三三段段式式状状态态机机（（VHDL））的的写写法法⼼⼼得得和和问问题题

三段式状态机，看着很繁琐，但是⽤起来条理晰，⾃⼰总结⼀下

第⼀段：状态改变

这⾥需要特别注意的是,第5⾏,状态变化的时候,必须要使⽤时钟沿,上升或下降,不能在两个沿都变化,虽然这样仿真正确,但是下载到硬件中⽆

效,状态不会变化

1:process(clk,rst_n)

2:begin

3:if(rst_n=0)then

4:current_state=s_wait;

5:elsifrising_edge(clk)then

6:current_state=next_state;

7:endif;

8:endprocessstate_change;

第⼆段：状态转化

这⼀段注意：

敏感列表是current_state和process中涉及到变化的所有信号

在casexxxis前⾯初始化next_state=s_wait;这样就不⽤在下⾯状态中关⼼这个状态了

最后要写whenothers=空，据说是避免综合出锁存器，现在还不理解

1:process(current_state,Rxd_ready,Small_fifo_full,Small_fifo_empty,Txd_busy,Larger_fifo_empty)

2:begin

3:next_state=s_wait;--初始化

4:

5:casecurrent_stateis

6:whens_wait=

7:if(receive_mode=1)then

8:if(Small_fifo_full=1)thennext_state=lff_pop1;

9:elsif(Rxd_ready=1)thennext_state=lff_save1;endif;

10:

第三段：信号变化

11:

12:

这段注意：

13:whenlff_save1=next_state=lff_save2;

敏感信号只有clk，⽽且必须是clk的沿来另状态信号改变

14:whenlff_save2=next_state=lff_save3;

⼀1样5:的w,h在enclffa_ssaeve之3=前,将所涉及到变化的信号都初始化了,在下⾯每个状态,将变化的信号写在每个状态⾥,要不然仿真会通过,但是实际在

signalTAP中观察到的,有些信号在状态变化的时候,如果不固定了他的值,会有可能变化,很奇怪.

16:if(Rxd_ready=1)thennext_state=lff_save3;

17:elsenext_state=s_wait;endif;

18:whenlff_pop1=next_state=lff_pop2;

19:whenlff_pop2=next_state=lff_pop3;

20:whenlff_pop3=next_state=lff_pop4;

21:whenlff_pop4=

22:if(Small_fifo_empty=1)thennext_state=lff_pop5;

23:elsenext_state=lff_pop3;endif;

1:process(clk)

2:begin

3:ifrising_edge(clk)then

4:--信号初始化