基于FPGA的图像采集处理平台的设计.docx

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基于FPGA的图像采集处理平台的设计

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杨少东覃琴

【摘要】给出了一种嵌入式机器视觉软硬件设计方案，该装置以FPGA为核心，使用EDA工具设计了相应电路板及其软件。硬件上重点介绍了系统硬件设计方案、布线工具及其技巧;软件上重点介绍了视频的解码处理和Sobel算法在FPGA上的实现及其显示。测试结果表明，该平台足以实现特定的机器视觉算法，具有精简、小体积、低成本、高性能和兼容性等优点。

【关键词】FPGA;布局布线;边缘检测算法;机器视觉

1.引言

随着图像处理技术的不断发展，机器通过视觉感知外界信息并进行决策、判断的机器视觉应用已经在我们的生活中越来越普遍。然而，传统PC平台的便携性以及成本的问题严重的制约了其在生活中的应用。着眼于此，探讨实现一个紧凑型嵌入式的机器视觉解决方案，设计了小型的FPGA的图像处理的硬件平台，并将机器视觉中的边缘识别算法在其中实现，通过摄像机对外界的边缘信息进行感知。

2.系统硬件设计

系统硬件结构图如图1所示，图中所示为本文所设计的嵌入式边缘检测系统的硬件结构图。FPGA芯片选用了altera公司的EP4CE6E22C8N，其具有6272个逻辑资源、276280Bit内置SRAM、30个9bit嵌入式乘法器，为高速并行数字信号处理打下了基础。另外，EP4CE6E22C8N芯片具有92个用户IO，可自由分配其功能及其与外部电路的连接，具有较好的I/O能力。

图1系统硬件结构图

2.1视频解码电路

由于PAL信号为模拟信号，FPGA无法独立完成PAL制式视频的解调，但是可以依托于专用的PAL解码芯片。本设计中选取了ADI的ADV7180，其可通过I2C借口支持NTSC/PAL/SECAM制式的视频输入，并将其解码为8-bitITU-RBT.656YCrCb4：2：2格式的输出与相应的数据同步时钟，并且有水平同步（HS）和垂直同步（VS）信号输出。

2.2显示器控制电路

显示控制电路的VGA驱动芯片选用了ADV7123，其中包含了3个10bit240MSPSDAC，其以高阻差分恒流源形式进行输出，能有效的抵抗传输路径中的干扰。

2.3图形缓冲电路设计

图形缓冲电路的内存使用了Hynix的HY57V561620其为4Banksx4Mx16bit的SDRAM，为图像缓冲提供了高速、大容量的空间;在其设计过程中的主要问题点在于对其布线过程中要考虑到时序问题。

该部分的PCB布局布线使用AltiumDesigner，该软件具有特意为FPGALayout设计的交互式布线工具PinSwap，简化了FPGA硬件电路的设计。由于本设计中SDRAM运行于108MHz的时钟频率，需要在布局布线中对SDRAM的走线进行时序的优化，在布线时需根据走线的长度、过孔个数、次序需求重新分配FPGAIO口与SDRAM的IO口的连接，然后反向更新到原理图中，从而达到满足时序要求的SDRAM硬件电路的设计。同样，PinSwap工具也可以用于其种类它内存的布线优化，比如SRAM以及DDR内存系统的布线。

在完成了電路板设计与制作之后，针对该部分，要进行一个独立的测试，测试SDRAM是否能够满足与FPGA进行通信的时序要求。该测试利用FPGA芯片内置的PLL，主要对SDRAM的工作时钟以及FPGA内部数据同步时钟的相位关系是否能保证数据的完整性进行测试及微调。本部分中的SDRAM的工作时钟超前于FPGA的工作时钟75度。

3.软件设计

本文所设计系统的软件方案如图2框图所示，系统呈流水线结构。其中，视频采集部分采集外部输入的8-bitITU-RBT.656YCrCb4：2：2格式视频数据;去隔行模块对隔行扫描的图像进行还原;色域转换模块将图像从YUV色彩空间转换到RGB色彩空间;Sobel算法选取G分量进行运算（也可选取R或者B分量）。最终的结果交于输出显示模块，由输出显示模块控制外部VGA电路对边缘检测的结果进行显示。

图2软件结构图

3.1PAL视频采集及其去隔行

PAL制式标准为我国的电视标准，每秒25帧，扫描线为625线，其中帧正程为575行，帧逆程为50行;扫描方式为隔行扫描，每场扫描312.5行，场正程287.5行，逆程25行。两场合成一帧，奇数场在前偶数场在后;场频为每秒50场，帧频为每秒25帧。

BT.656YCrCb4：2：2即为YUV4：2：2，其中YUV4：2：2数据格式通过每两个像素传递一个完整的UV分量（交替省略V/U分量）的方式，从而达到减小数据传输对带宽的需求量的目标。YUV4：2：2格式与YUV4：4：4格式的对比如表1所示：

表1YUV4：4：4格式与YUV4：2：2对比

完整YUV数据Y0U0V0Y1