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FPGA面试笔试（四）

34：给出一个门级的图,又给了各个门的传输延时,问关键路径是

什么,还问给出输入,使得输出依赖于关键路径？

35：为什么一个标准的倒相器中P管的宽长比要比N管的宽长比

大?

和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率

大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的

宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低

电平的噪声容限一样、充电放电的时间相等。

36：用mos管搭出一个二输入与非门？

数字电子技术基础49页

37：画出NOT,NAND,NOR的符号,真值表,还有transistor

level的电路？

省略

38：画出CMOS的图,画出tow-to-onemuxgate.(威盛VIA

2003.11.06上海笔试试题)？

39：用一个二选一mux和一个inv实现异或？

其中:B连接的是地址输入端A和A非连接的是数据选择端,F对应

的的是输出端,使能端固定接地置零(没有画出来).

40：画出CMOS电路的晶体管级电路图,实现

Y=A*B+C(D+E).(仕兰微电子)？

41：用与非门等设计全加法器？（华为）

《数字电子技术基础》57页。；.

42：A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果

A,B,C,D,E中1的个数比0多,那么F输出为1,否则F为0),用与非门

实现,输入数目没有限制？

F=ABC+ABD+ABE+ACD+ACE+ADE+BCD+BCE+CDE

+BDE

43：画出一种CMOS的D锁存器的电路图和版图？

44：LATCH和DFF的概念和区别？

45：latch与register的区别,为什么现在多用register.行为级描

述中latch如何产生的？

latch是电平触发，register是边沿触发，register在同一时钟边

沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设

计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片

资源。

46：用D触发器做个二分频的电路？画出逻辑电路？

libraryIEEE;

useIEEE.STD_LOGIC_1164.ALL;

useIEEE.STD_LOGIC_ARITH.ALL;

useIEEE.STD_LOGIC_UNSIGNED.ALL;

entitytwo_de_freis

port(clk:instd_logic;

reset:instd_logic;

clk_out:outstd_logic);

endtwo_de_fre;

architectureBehavioraloftwo_de_freis

signalsig_clk:std_logic;

begin

process(clk)

begin

if(reset=1)then

sig_clk=0;

elsif(clkeventandclk=1)then

sig_clk=notsig_clk;

endif;

endprocess;

clk_out=sig_c