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verilog数字系统设计教程习题答案

第二章

HDL既是一种行为描述语言，也是一种结构描述语言。如果按照一

定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化

为门级互联的结构模块。这意味着利用Verilog语言所提供的功能，

就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需

的逻辑电路进行严格的设计。

2.模块的基本结构由关键词module和endmodule构成。

3.一个复杂电路系统的完整VerilogHDL模型是由若干个Verilog

HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些

模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互

的现存电路或激励信号源。利用VerilogHDL语言结构所提供的这种

功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型

设计，并对所作设计的逻辑电路进行严格的验证。

HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于：能

形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的

描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真

与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合

转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属

性包括进去）、便于文档管理、易于理解和设计重用。

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5.不是

6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实

现的模块组合装配的过程。

7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较

大的优势，它的DesignCompile是作为一个综合的工业标准，它还

有另外一个产品叫BehaviorCompiler，可以提供更高级的综合。

另外最近美国又出了一个软件叫Ambit，据说比Synopsys的软件更

有效，可以综合50万门的电路，速度更快。今年初Ambit被Cadence

公司收购，为此Cadence放弃了它原来的综合软件Synergy。随着FPGA

设计的规模越来越大，各EDA公司又开发了用于FPGA设计的综合软

件，比较有名的有：Synopsys的FPGAExpress，Cadence的Synplity，

Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。

8.整个综合过程就是将设计者在EDA上编辑输入的HDL文本、原

理图或状态图形描述，依据给定的硬件结构组件和约束控制条件

进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路

描述网表文件。用于适配，适配将由综合器产生的网表文件配置于指

定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的

文件。

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9.在FPGA设计中，仿真一般分为功能仿真（前仿真）和时序仿真（后

仿真）。功能仿真又叫逻辑仿真，是指在不考虑器件延时和布线延时

的理想情况下对源代码进行逻辑功能的验证；而时序仿真是在布局布

线后进行，它与特定的器件有关，又包含了器件和布线的延时信息，

主要验证程序在目标器件中的时序关系。在有些开发环境中，如

XilinxISE中，除了上述的两种基本仿真外，