一种低功耗低噪声大带宽锁相环的设计.pdfVIP

设计

ＣｈｉｎａＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ

种低功耗低嘿Ｊ｜ｉ大带宽锁相环的设计

一

孟海舟，戴庆元

（上海交通大学微纳科技研究院，上海，２００２４Ｏ）

摘要：本文描述了一种低功耗低噪声大带宽锁相环路（ＰＬＬ），给出了锁相环各组成单元模块的设计思路

及电路结构。设计采用ＣＭＯＳ０．３５ｍ工艺。压控振荡器的电源电压为３Ｖ，工作在９００ＭＨｚ一２ＧＨｚ，典型功耗

为３．４ｍＷ。电路占芯片上面积为４５０Ｘ４００ｕｍ。

关键词：锁相环；低功耗；低噪声

ＡＬｏＷ—ＰｏｗｅｒＬ０Ｗ—ＮｏｉｓｅＷｉｄｅ－ＢａｎｄｗｉｄｔｈＣＭ０ＳＰＬＬ

ＭＥＮＧＨａｉ－ｚｈｏｕ，ＤＡＩＱｉｎｇ—ｙｕａｎ

（ＲｅｓｅａｒｃｈＩｎｓｔｉｔｕｔｅｏＭｉｆｃｒｏ／ＮａｎｏＳｃｉｅｎｃｅａｎｄＴｅｃｈｎｏｌｏｇｙ，

ＳｈａｎｇｈａｉＪｉａｏＴｏｎｇＵｎｉｖｅｒｓｉｔｙ，Ｓｈａｎｇｈａｉ２００２４０，Ｃｈｉｎａ）

Ａｂｓｔｒａｃｔ：Ａｌｏｗｐｏｗｅｒｌｏｗｎｏｉｓｅｐｈａｓｅ—ｌｏｃｋｅｄｌｏｏｐ（ＰＬＬ）ｉｓｄｅｓｃｒｉｂｅｄ．ＴｈｅＰＬＬｉｓｄｅｓｉｇｎｅｄ，ｓｉｍｕｌａｔｅｄ，ａｎｄｌａｉｄ

ｏｕｔｉｎａ０．３５ｍＣＭＯＳｔｅｃｈｎｏｌｏｇｙ．ＴｈｅＰＬＬｏｐｅｒａｔｅｓｆｒｏｍａ３Ｖｓｕｐｐｌｙｗｈｉｌｅｃｏｎｓｕｍｉｎｇｉｓ３．４ｍＷａｎｄｏｃｃｕｐｉｅｓａｎ

ａｃｔｉｖｅａｒｅａｏｇ５０Ｘ４００ｍ．

Ｋｅｙｗｏｒｄｓ：Ｐｈａｓｅ—ｌｏｃｋｅｄｌｏｏｐ（ＰＬＬ）；ＬｏｗＰｏｗｅｒ；ｗ【Ｎｏｉｓｅ

１简介开关噪声，时钟电路需要高频率电源噪声抑制来实

现低相位噪声。本文描述了一种锁相环路的设计，所

锁相环路（ＰＬＬ）广泛用于在各种时钟发生器、要讨论的锁相环被运用在一个较宽的频率带宽范围

需要斜坡补偿的微处理器、时钟和数据恢复系统和内，来进一步满足系统功耗的最优化【４】。

大量的通信设备。由于其多功能性，锁相环路已经

成为一个现代无线和有线通信系统中如无线局域网２电路结构

络、移动通信系统、卫星通信系统和芯片间的通信系

统等系统中无处不在的电路结构ｆ１ｉ２／３１。图１给出了本文所要说明的锁相环的基本结构

在高性能数字系统中产生全局时钟，低功耗和图，压控振荡器（ＶＣＯ）有一个电压一电流转换器

低噪声是锁相环两个重要的标准，由于较大的片上（Ｖ—Ｉ）和一个电流控振荡器（ＣＣＯ）组成。压控振荡

——

【ｌ】

Ｃｈｉｎａｎ

器的输出信号通过一个低通滤波器，再通过一个分

频器反馈到鉴频鉴相器（ＰＦＤ）。产生的时钟通过时

钟缓冲级来驱动大的负载。

ＩＯｕｔｐｕｔ

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