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多功能数字钟电路设计

一功能要求

1基本功能：

⑴准确计时，以数字形式显示时、分、秒的时间；

⑵小时的计时要求为24进位，分和秒的计时要求为60进位；

⑶校正时间，时、分快校（1HZ）。

2扩展功能：

⑴定时报，时间自定，闹1分钟（1KHZ）；

⑵仿广播电台正点报时；

⑶报整点时数；

二主体电路设计

数字钟电路系统由主体电路和扩展电路两大部分组成。其中，主体电路完成数字钟的基本功能，扩展电路完

成数字钟的扩展功能。其组成框图如下：

显示器及译码器部分为板载，因此只需要设计计数器，校时电路和扩展电路。

1.小时计数器

时计数器是一个24进制计数器，其计数规律为00—01—…—22—23—00…即当数字钟运行到23时59分59

秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。

原理图如下：

使用了两片74LS161（4位二进制同步加法计数器）来实现小时计数，即模24的计数器。HOUR[0]~HOUR[3]

为小时个位，HOUR[4]~HOUR[7]为小时十位。

2.分秒计数器

分和秒计数器都是模60的计数器。其计数规律为00—01—…—58—59—00…其原理图如下：

秒计数器与上图相同，图略。

分别使用了两片74LS161来实现分和秒的计数，均为。其中MIN[0]~MIN[3]为分个位，MIN[4]~MIN[7]为分

时位，SEC[0]~SEC[3]为秒个位，SEC[4]~SEC[7]为秒时位。

3.校时电路

当数字钟接通电源或者计数出现误差时，需要校正时间（或称校时）。校时是数字中应具备的基本功能。为使

电路简单，这里只进行分和小时的校时。对校时电路的要求是，在小时校正时不影响分和秒的正常计数；再分校

正时不影响秒和小时的正常计数。校时方式有“快校时”和“慢校时”两种，“快校时”是，通过开关控制，使计数器

对１Hz的校时脉冲计数。“慢校时”使用手动产生单脉冲作校时脉冲。本实验只要求实现“快校时”。其原理图如下：

4.定时控制电路

数字钟在指定的时刻发出信号，或驱动音响电路“闹时”。闹时时间自定。本实验中定为7:55，闹铃时间为１

分钟，闹铃声音为1KHz的高音。原理图如下：

5.仿电台正点报时电路

其要求为：每当数字钟计时快要到正点时发出声响，通常按照４低音１高音的顺序发出间断声响，以最后一

声高音结束的时刻为正点时刻。

设４声低音（约５００Ｈｚ）分别发生在５９分５１秒、５３秒、５５秒及５７秒，最后一声高音（约１０

００Ｈｚ）发生在５９分５９秒，它们的持续时间均为１秒。其电路图如下：

6.整点报时电路

整点报时电路的功能是：每当数字钟计时到整改点时发出音响，且几点响几声。实现这一功能功能的电路主

要由以下几部分组成：

减法计数器：完成几点响几声的功能。即从小时计数器的正点开始进行减法计数，直到零为止。

编码器：见小时计数器的５个输出端Ｑ４、Ｑ３、Ｑ２、Ｑ１、Ｑ０按照编码要求转换为减法计数器的４个

输入端Ｄ３、Ｄ２、Ｄ１、Ｄ０所需的ＢＣＤ码。

逻辑控制电路：控制减法计数器的清“０”与置数。控制音响电路的输入信号。其工作原理是：当分时位计数

器的进位脉冲的下降沿到来时，经非门反相后，小时计数器加１。新的小时数置入７４ＬＳ１９２。而分时位的

下降沿同时又使得Ｄ触发器的状态翻转，，使得置数端为１，此时７４１９２进行减法计数，计数脉冲为１Ｈｚ。

当减法计数到０时，使Ｄ触发器的ＣＰ为０，但触发器状态不变。当ＢＯ为１时，Ｄ触发器翻转复“０”，７４

ＬＳ１９２又回到置数状态，直到下一个分时位的下降沿来到。实现整点报时功能。如果出现某些整点数不准确，

其主要原因是逻辑控制电路中的与非门延时时间不够，产生了竞争冒险现象，可以适当增加与非门的级数或加入

小电容进行滤波。

原理图如下：

7.整机顶层图

三实验结果分析

１．闹铃的波形如图（时间为７：５５）

２．整点报及仿电台报时的波形如图：

四实验中遇到的问题及解决方法

在做小时计数器的时候，如果时个位与时十位分别引出一根总线，则波形无误。但是若将两根总线和成一根

总线，波形总是不对，经检查是总线连接不好。在其他地方也碰到过类似的问题，明明肉眼看上去像是连好了，

其实两根线并没有连在一起。因此连线时要很仔细。

整点报时仿真