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《EDA技术与VerilogHDL》课程实验报告

实验项目名称：基于VerilogHDL语言的数字时钟设计

一、实验项目名称

基于VerilogHDL语言的数字时钟设计

二、实验目的和要求

（1）实验目的

1.掌握VerilogHDL语言的基本运用；

2.熟悉QuartusⅡ的简单操作；

3.掌握一个基本EDA工程设计流程；

4.掌握数字时钟的设计基本原理。

（2）实验要求

1.24小时计时数码管显示；

2.具有校时功能（时，分）；

三、实验内容和原理

数字时钟共使用2类主要模块来实现其功能。其总体结构如下

图所示。

a=0

计时模块

校时模块

a=1

（1）计时模块

时钟小时计时器为一个24进制计数器，分，秒计时器均是

60进制计数器。当秒计时器接受到一个秒脉冲时，秒计时器开

始从0计数到59，之后产生一个脉冲给分计时器，分计时器也

是从0计数到59，之后产生一个脉冲给小时计时器，小时计时

器从0计数到23.之后再接到一个脉冲时变为0.

（2）校时模块

beginif(b)

h=h+1d1;if(h==8d23)h=8d0;end//小时的调整

beginif(c)

m=m+1d1;if(m==8d59)m=8d0;end//分钟的调整

当a为高电平时校时模块开始运行，当b为高电平时小时开始校时，

b在为几个时钟周期的高电平，小时执行加1几次。同理，当c为高

电平时分钟开始校时，c在为几个时钟周期的高电平，分钟执行加1

几次。在执行校时时秒钟停止运行。

（3）数码管显示译码模块

该模块将输入的四位二进制代码（8421码）译为8位输出，用以

驱动数码管的8个I/O口，由于开发板上的数码管是共阴极的，所以

输出为输出为时数码管上相应LED被点亮，例如:当输入为“0001”时，

输出为

（4）分频器

由于开发板上的可用时钟为27MHZ，不能直接用来作为秒计时器的

输入时钟，必须前置分频器，将分频后的1HZ时钟输入至秒计时器。

该模块实现比较简单，使用一个计数器，当输入时钟有一个上升沿时，

计数器加1，当计数器的值等于预设值时输出翻转，即可实现分频。

图一：时钟RTL电路图

四、实验环境

本实验使用的开发板是教研室采用ALTERA公司生产的

EP2C20Q240C8芯片自行设计的，结合QuartusⅡ软件进行实验。

五、操作方法与实验步骤

步骤1：分析问题要求

步骤2：选取符合问题的算法

步骤3：编写各个模块的VerilogHDL语言程序并进行综合和时

序仿真，仿真无误后生成元件符号。

步骤4：编译顶层设计文件

步骤5：仿真顶层设计文件

步骤6：引脚分配，为顶层文件的各个输入输出端口分配

EP2C20Q240C8芯片的相应的引脚。

步骤7：下载程序到芯片，观看实验现象是否为预期的那样。

同时使用清零按键看能否实现清零，时间正常走动情况下通过按键能

否实现校时。

六、实验数据记录与处理

图（1）数字时钟波形仿真

（clk：时钟信号；a,b,c：按键电平序列；）

图（2）数字时钟电路图

七、实验结果与分析（选填）

下载完成后，拨动DP1至高电平，使六个数码管正常计数。在此过程

中可以通过2键设置小时数，3键设置分钟数。当秒满60时向前进

一位，分钟满60时向前进一位。从以上结果可以看出，整个电路设

计实现了数字时钟的基本功能。

八、讨论与心得