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1．设计一个字节（8位）的比较器，要求：比较两个字节的大小，如a［7：0］大于b［7：
0］，则输出高电平，否则输出低电平；并改写测试模型，使其能进行比较全面的测试。
模块源代码：测试模块的源代码：
module`timescale1ns/1ps
compare(out,a,bmodulet;
);reg[7:0]a;
input[7:0]reg[7:0]b;
a,b;regclock;
outputout;wireout;
regout;initialbegin
always@(aa=0;
orb)b=0;
beginclock=0;
if(ab)end
out=1;always#50
elseclock=~clock;
out=0;always@(posedge
end
endmodule
仿真结果：
由图有：当a=8b=8（即ab时），输出out为高电平；当a=8＇b=8即ab时)，输出out为低电平，故满足要求。
2.依然作clk_in的2分频clk_out，要求输出时钟的相位与上面的1/2分频器的输出正好
相反。编写测试模块，给出仿真波形。
书上1/2分频器时序波形
模块源代码：测试模块源代码：
module`timescale1ns/100ps
half_clk(clk_in,rmoduletop;
eset,clk_out);regclk;
inputregreset;
clk_in,reset;wireclk_out;
outputclk_out;always#50clk=~clk;
regclk_out;initialbegin
alwaysclk=0;
@(p
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