芯愿景数字电路提图流程和方法 (详细).pdf

数字电路提图流程和方法

1.创建工作区

打开ChipLogicAnalyzer软件，打开芯片分析工程，点击工作区列表，选

择创建工作区，命名新的工作区，然后更改工作区属性，调整工作区的位置，将

需要提取的数字电路全部包含在工作区里，工作区具体边界可以根据右下角的坐

标（像素）来设定。如下图：

2.创建单元模板，然后比较、合并

按快捷键f2可以快速创建单元模板，先把工作区内所有的逻辑单元都画上

单元模板，命名可以先用CELL1、CELL2、...，然后通过自动比较单元把所有相

同的单元模板找到，并通过合并单元模板把所有相同的单元模板合并。

单元模板建议画小一点，如果附近器件连接比较紧密，也可以把单元模板画

大一些，要尽量避免没有相同的单元模板或相同的单元模板较少的情况，除非这

个单元模板比较特殊或者用的确实比较少。由于数字版图的面积一般较大，逐个

分析每个单元模板的内部版图和功能，同时还要对比，工作量比较大，很花费时

间，而且已经建好的单元模板的调用并不方便，所以建议先画完所有单元模板，

然后再对比合并，之后再分析单元模板的内部版图和功能。

下面以CELL1为例进行过程描述，选中CELL1，然后进行自动比较单元，可

以找到与CELL相似的单元模板，按快捷键x、y对目标进行上下、左右翻转，逐

个调整到与CELL1的方向一致，比较期间认为与CELL1不同的可以右键删除掉，

最后选中包括CELL1的所有与CELL1相同的单元模板，右键选择合并多个单元模

板，注意选择CELL1作为合并目标完成合并，经过多次的比较合并，直到没有与

CELL1相同的单元模板，即可对下一个基本单元模板进行相同的操作。在所有的

单元模板都比较合并完成之后，就可以得到我们所有需要的基本单元模板。

如果需要将一个单元模板合并到基本单元模板，先选中这个单元模板，右键

选择合并单元模板，选择需要合并到的基本单元模板，然后进行上下和左右翻转，

调整基本单元模板的方向与该单元模板的方向一致，然后进行合并。

3.绘制基本单元模板的Schematic，分析基本单元模板的功能，然后

重新命名

在得到我们所有需要的基本单元模板之后，我们需要绘制好每个基本单元模

板的Schematic，根据标准库sample的命名，电源采用双向的VDD，地用双向的

GND，输入命名用A、B、C、..,输出命名用Y，有多个输出时用Y1、Y2、..，然

后根据基本单元的功能重新命名，把CELL1、CELL2、..命名为有实际意义的名

字，如INV、NAND2、NOR2、..(命名可以根据标准库sample中symbol来确定）

注意Schematic的名字要与ChipLogicAnalyzer软件上单元模板的名字一致。

4.添加基本单元模板的Pin脚

根据基本单元模板的Schematic，在ChipLogicAnalyzer上添加每个基本

单元模板的电源、地、输入和输出端口的Pin脚，注意命名和方向要与上一步基

本单元模板的Schematic一致。

5.画线

从顶层依次向下画线，按快捷键n进行画线，再按f3选择连续画线，操作

会更加便捷，完成所有基本逻辑单元Pin脚间的连线，然后画好Digital的TOP

对外的Pin脚。

在画线时，如果有引线头悬空，可以显示出画笔，按快捷键q去除悬空的引

线头，如下图：

如果画笔附近有两条连线需要连接，可以按快捷键q将两条连线连接起来，

如下图：

6.ERC检查

1.注意交叉的引脚连接器，很可能会有连错线的情况；

2.注意重叠的引线孔，可能存在未连接的情况；

3.注意悬空的引脚连接器，可能存在未连接的情况；

4.注意悬空的引线头，可能存在未连接的情况；

为了避免ERC检查时错误太多，在上一步画线的时候要注意避免引脚连接器

交叉，避免引线头悬空，引线孔不要重叠，这样可以减少ERC检查的工作量。

7.导出ChipAnalyzer的EDIF文件

打开需要导出的版图，在菜单栏找到文件，选择导出EDIF200网表文件，

如下图