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数字电路第四章答案--第1页

【篇一：数字电路答案第四章时序逻辑电路2】

，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令

cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信

号d被封锁。

根据上述分析，画出锁存器输出q及q的波形如习题4.3图（c）所

示。

习题4.4习题图4.4是作用于某主从jk触发器cp、j、k、rd及sd

端的信号波形图，试绘出q端的波形图。

解：主从jk触发器的rd、且为低有效。只有当rd?sd?1sd端为异

步清零和复位端，

时，在cp下降沿的作用下，j、k决定输出q状态的变化。q端的波

形如习题4.4图所示。

习题4.5习题4.5图（a）是由一个主从jk触发器及三个非门构成的

冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各

个门的平均延迟时间都是10ns，试绘出输出f的波形。

cp

fcp

100ns

10ns

q

（a）

f

30ns

10ns

（b）（c）

习题4.5图

解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。

当rd?1时，在cp下降沿的作用下，且经过10ns，状态q发生翻

转，再经过30ns，f发生状态的改变，f?q。rd?0时，经过10ns，

状态q=0。根据上述对电路功能的分析，得到q和f的波形如

习题4.5图（c）所示。

习题4.6习题4.6图（a）是一个1检出电路，图（b）是cp及j端

的输入波形图，试绘出rd端及q端的波形图（注：触发器是主从触

发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。

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j

a）

q

d

（c）

cpj

（b）

习题图

解：分析习题4.6图（a）的电路连接：sd?1,

k?0,rd?cp?q；分段分析习题

4.6图（b）所示cp及j端信号波形。

（1）cp=1时，设q端初态为0，则rd?1。j信号出现一次1信号，

即一次变化的干扰，且k=0，此时q端状态不会改变；

（2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步

清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由

1变为0，在很短的时间里rd又恢复到1；

（4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp

下降沿以及上升沿到来后，电路q端和rd端的变化与（2）、（3）

过程的分析相同，其波形如习题4.6图（c）所示。

结论：该电