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杭电数电课内实验--第1页
数字逻辑电路
课内仿真实验
杭电数电课内实验--第1页
杭电数电课内实验--第2页
第六章QuartusII原理图设计初步
一、实验目的：初步了解学习使用Quartus||软件进行电路自动化设计。
二、实验仪器：Quartus||软件。
三、实验内容：
6-1用Quartus||库中的宏功能模块74138和与非门实现指定逻辑函数
按照6.3节和6.4节的流程，使用Quartus||完整图6-2电路的设计，包括：创建工程，
在原理图编辑窗中绘制此电路，全程编译，对设计进行时序仿真，根据仿真波形说明此电路
的功能，引脚锁定编译，编程下载于FPGA中进行硬件测试。最后完成实验报告。
1、原理图
2、波形设置
3、仿真波形
杭电数电课内实验--第2页
杭电数电课内实验--第3页
6-2用两片7485设计一个8位比较器
用两片4位二进制数值比较器7485串联扩展为8位比较器，使用Quartus||完成全部设
计和测试，包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚锁
定、编程下载，进行硬件测试。最后完成实验报告。
1、原理图
2、波形设置
3、波形仿真
6-3设计8位串行进位加法器
首先根据图4-33，用半加器设计一个全加器元件，然后根据图4-34，在顶层设计
中用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之，引脚
杭电数电课内实验--第3页
杭电数电课内实验--第4页
锁定编译，编程下载于FPGA中进行硬件测试，最后完成实验报告，讨论这个加法
器的工作速度。
1、原理图：
半加器
1位全加器
8位串行进位全加器
杭电数电课内实验--第4页
杭电数电课内实验--第5页
集成后的8位串行进位全加器
2、波形设置
杭电数电课内实验--第5页
杭电数电课内实验--第6页
3、波形仿真
6-5设计一个十六进制7段显示译码器
用Verilog的case语句设计一个可以控制显示共阴7段数码管的十六进制码7段显示译码
器。首先给出此译码器的真值表，此译码器有4个输入端：D、C、B、A。D是最高位，A
是最低位；输出有8位：p、g、f、e、d、c、b、a，其中p和a分别是最高和最低位，p控
制小数点。对于共阴控制，如果要显示A，输入DCBA=1010；若小数点不亮，则输出
pgfedcba77H,给出时序仿真波形并说明之，引脚锁定，下载于FPGA中对共阴数
码管进行硬件测试。
1、程序代码
2、电路原理图
杭电数电课内实验--第6页
杭电数电课内实验--第7页
3、波形设置
4、波形仿真
6-6设计一个5人表决电路
用case语句设计一个5人表决电路，参加表决者5人，同意为1，不同意为0，同意者过
半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。给出时序仿真波形并说明之，引脚
锁定，编程下载硬件测试。最后完成实验报告。
1、程序代码
杭电数电课内实验--第7页
杭电数电课内实验--第8页
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