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基于VHDL的数字时钟设计--第1页

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1.1数字时钟的工作原理1

1.2设计任务1

2系统总体方案设计2

3VHDL模块电路设计3

3.1模块实现3

3.1.1分频模块pinlv3

3.1.2按键去抖动模块qudou5

3.1.3按键控制模块self16

3.1.4秒、分六十进制模块cantsixty7

3.1.5时计数模块hourtwenty9

3.1.6秒、分、时组合后的模块9

3.1.7数码管显示模块10

3.2数字时钟的顶层设计原理图13

3.3系统仿真与调试14

结束语16

参考文献17

致谢18

附录源程序代码19

基于VHDL的数字时钟设计--第1页

基于VHDL的数字时钟设计--第2页

1.1数字时钟的工作原理

60进制计数器和一个24进制计数器组成，分别对

秒、分、小时进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数

器清零，重新开始计时。秒计数器的计数时钟CLK为1Hz的标准信号，可以由晶振

产生的50MHz信号通过分频得到。当数字钟处于计时状态时，秒计数器的进位输出

信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计

数信号，每一秒钟发出一个中断给CPU，CPU采用NIOS，它响应中断，并读出小时、

分、秒等信息。CPU对读出的数据译码，使之动态显示在数码管上。

1.2设计任务

设计一个基于VHDL的数字时钟，具体功能要求如下：

1．在七段数码管上具有时--分--秒的依次显示。

2．时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小

时按24进制计数，分、秒按60进制计数。

3．整点报时，当计数到整点时扬声器发出响声。

4．时间设置：可以通过按键手动调节秒和分的数值。此功能中可通过按键实现

整体清零和暂停的功能。

5．LED灯循环显示：在时钟正常计数下，LED灯被依次循环点亮。

2系统总体方案设计

基于VHDL的数字时钟设计--第2页

基于VHDL的数字时钟设计--第3页

的数字时钟，我采用自顶向下分模块的设计。底层为实现

个弄能的模块，各模块由vhdl语言编程实现：顶层采用原理图形式调用。其中底层

模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模

块、数码管显示模块共7个模块。设计框图如下：

图2.1数字时钟设计框图

由图2.1可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟

50MHZ11

经过分频后产生秒的时钟信号，秒的时钟信号作为秒计数模块的输入信

号，秒计数模块产生的进位信号作为分计数模块的输入信