实验八 时序逻辑电路设计实验.pdfVIP

实验八时序逻辑电路设计实验--第1页

实验八时序逻辑电路设计实验

一、实验概述

本实验是使用74LS74双D触发器构成一个扭环形计数器，以及使

用74LS112双JK触发器构成三进制加法计数器。

二、实验目的

1、掌握简单的时序电路的设计方法

2、掌握简单时序电路的调试方法

三、实验预习要求

1、查找74LS74、74LS112、74LS00芯片引脚图，并熟悉引脚功能

2、复习教材中异步2n进制计数器构成方法及同步2n进制计数器构成方法的内

容

3、复习同步时序电路和异步时序电路的设计方法

4、设计画出用74LS74构成异步四进制减法计数器的逻辑电路图

5、设计画出用74LS112构成同步四进制加法计数器的逻辑电路图

四、实验原理

时序逻辑电路是数字逻辑电路的重要组成部分,时序逻辑电

路又称时序电路,主要由存储电路和组合逻辑电路两部分组成。它和我们熟悉的

其他电路不同,其在任何一个时刻的输出状态由当时的输入信号和电路原来的状

态共同决定,而它的状态主要是由存储电路来记忆和表示的。同时时序逻辑电路

在结构以及功能上的特殊性,相较其他种类的数字逻辑电路而言,往往具有难度

大、电路复杂并且应用范围广的特点。时序逻辑电路通常可以分为同步时序逻

辑电路和异步时序逻辑电路两大类。

同步时序逻辑电路

从构成方式来讲，同步时序电路所有操作都是在同一时钟严

格的控制下步调一致地完成的。从电路行为上，同步电路的时序电路公用同一

个时钟，而所有的时钟变化都是在时钟的上升沿（或下降沿）完成的。

同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻

辑都是在同源时钟控制下运行。注意，在用VerilogHDL实现时，并不要求是

同一时钟，而是同源时钟。所谓的同源时钟是指同一个时钟源衍生频率比值为

2的幂次方，且初相位相同的时钟。

异步时序逻辑电路

异步时序逻辑电路，顾名思义就是电路的工作节奏不一致，

不存在单一的主控时钟，主要是用于产生地址译码七、FIFO和异步RAM的读写

控制信号脉冲。除可以使用带时钟的触发器外，还可以使用不带时钟的触发器

和延迟元件作为存储元件；电路状态改变完全有外部输入的变化直接引起。由

于异步电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在

电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，

以避免输入信号之间的竞争冒险。

实验八时序逻辑电路设计实验--第1页

实验八时序逻辑电路设计实验--第2页

五、Proteus使用的元器件

1.LOGICPROBE(BIG)//逻辑探头（大）。

2.LOGICSTATE//逻辑状态输入。

3.74LS112//双JK触发器。

4.74LS74//双D型正沿触发器。

六、实验要求

进行实验仿真，观察触发器输出的结果。

七、硬件连接图

图8.7-1：Proteus仿真图

八、实验步骤

1、用74LS74双D触发器构成一个扭环形计数器，如图8.8-1如所示，并进行

逻辑功能的测试。

（1）CP用单脉冲源输入，观察二个触发器输出所接的电平的变化，并自拟表

格记录。

CPQ0Q1Q2Q