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Verilog学习练习题目

1.多功能数字钟

功能描述：采用可综合的代码风格编写一个带闹钟功能的数字钟，具体功能描述见接口说明。

提交内容：模块代码，完整测试代码，综合报告，设计报告。

难度系数：3

接口说明：

类型名称位宽描述备注

inputclk1标准时钟信号,其频率为4Hz;

inputrst_n1复位信号，低有效，要求复位后自动从00：维持有效至少2

00启动计时功能秒才复位

inputmode2功能控制信号

00：仅计时功能01：计时和闹钟功能

10：手动校时功能11：手动设置闹钟

inputturn1接按键,在手动校时功能时,选择是调整小时,长按指高电平维

还是分钟;持至少2s

若长时间按住该键,还可使秒信号清零,用于

精确调时;

inputchange1接按键,手动调整时,每按一次,计数器加1;长按指高电平维

如果长按,则连续快速加1,用于快速调时和持至少2s

定时;

outputhour,5此三信号分别输出并显示时、分、秒信号,

outputmin,sec6皆采用顺序码计数。

outputalert1输出到扬声器的信号,用于产生闹铃音，高有

效

outputLD_alert1指示是否设启动了闹钟功能;

高电平有效。

outputLD_hour1接发光二极管,指示当前调整的是小时信号;

outputLD_min1接发光二极管,指示当前调整的是分钟信号。

2数据重整理缓冲器（DRB）

功能描述：在现代芯片设计中，不同的数据存储设备间会通过DMA进行数据相互搬移，

功能复杂的DMA由于芯片面积和功耗的约束可能带宽较小，而其他数据存储设备的带宽则可能

加大。现有一款芯片，DMA带宽是32bits，而其某存储模块M的带宽是512bits，为了降低对该

存储模块的读写频率，可以采用数据重整理缓冲器来匹配带宽。

图DMA、DRB、存储设备M的关系

从DMA向M写入的数据在DRB中暂存，直至达到512bits宽，再写入M；从M读出到

DMA的数据也在DRB中暂存，直到所有数据被读出后再重新读取。数据在M中的存放方式入

下图所示意：

图M中数据的存储方式

为了简化代码，在这里DMA给的每次地址均按M宽度对齐，即每次恰好从M的一行开始

读/写（第一次读写的最低4位地址均为0）。DMA的读写可同时进行，而M读写无法并行，故

向M发请求时候需要仲裁，这里的仲裁规定以写优先。

DRB的读写各设计一行缓冲来平衡带宽。DMA的写入和读取地址均连续递增。且不会重复

向同一地址写入或者读出。

提交内容：可综合的DRB代码，测试代码，综合报告和设计报告。

难度系数：5

可选加分内容：

A.难度系数6DMA的写入和读取地址不按M宽度对齐，可能就需要在DRB的缓冲行未

满就写入或从M读