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多功能数字钟设计程序清单

数字系统设计与verilogHDL(第四版)

王金明

/*引脚锁定基于DE2一70，芯片为EP2C70F896，信号定义如下:

Clk50m:50MHz时钟输，

mode:模式选择0：计时模式1：设置闹钟模式

mcheck:手动调整时间

turn:手动调整时间，在时、分之间选择

change:对选中的数据调整

ledhourl，led_hour0，led_minul，led_minu0，led_secl,ledsec0；

alert:闹钟输出

ld_alert:是否设置了闹钟

ld_hour,id_min,ld_sec：在调整时，指示选中了时，分还是秒*/

module

clock(clk50m,mode,turn,change,mreset,led_hour1,led_hour0,led_minu1,led_minu0,

led_sec1,led_sec0,alert,ld_alert,ld_check,ld_hour,ld_min,ld_sec);

inputclk50m;

inputmode;//key0键

inputturn;//keyl键

inputchange;//key2键

inputmreset;//switch0复位，低电平有效

outputalert;//gpioO-IOAO

outputld_alert;//ledgO-led19

outputld_check;//ledgl-led22

outputld_hour;//ledr3-led13

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//ledr9-led9

outputld_sec;//ledr7-led7

output[6:0]led_hour1;

output[6:0]led_hour0;

output[6:0]led_minu1;

output[6:0]led_minu0;

output[6:0]led_sec1;

output[6:0]led_sec0;

reg[1:0]modestate;

//00:10:闹钟模式;01：手动调整模式；11:非法模式

wirenowmode;//记录当前模式，0：计时模式；1:设置闹钟模式

wireischecking;//是否在手动调整时间

assign{nowmode,ischecking}=modestate;

always@(negedgemode)//两个按钮都是低电平有效

begin

case(modestate)

2b00:modestate=2b10;//设置闹钟模式优先