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一：本实验设计的是一个8为二进制加法计算器，其功能就是对两个八位的二进制数执行加
法运算，并可以异步清零。
二：电路可划分为三部分：半加器、全加器和复位电路。
1、半加器:
真值表
absoco
0000
0110
1010
1101
电路图
2全加器：由半加器和或门组成
电路图
3复位电路：
复位电路通过en控制，当en为‘1’时，执行加法运算，输出正确的值，当en为‘0’
时，输输出及结果为全0.
三：实验波形仿真和VHDL
1、仿真图：
2、VHDL代码
1)半加器h_adder：
libraryieee;
useieee.std_logic_1164.all;
entityh_adderis
port(a,b:instd_logic;
co,so:outstd_logic);
endentityh_adder;
architecturefh1ofh_adderis
begin
so=not(axor(notb));co=aandb;
endarchitecturefh1;
2)或门or2a：
libraryieee;
useieee.std_logic_1164.all;
entityor2ais
port(a,b:instd_logic;
c:outstd_logic);
endentityor2a;
architectureoneofor2ais
begin
c=aorb;
endarchitectureone;
3)全加器f_adder：
libraryieee;
useieee.std_logic_1164.all;
entityf_adderis
port(ain,bin,cin:instd_logic;
cout,sum:outstd_logic);
endentityf_adder;
architecturefd1off_adderis
componenth_adder
port(a,b:instd_logic;
co,so:outstd_logic);
endcomponent;
componentor2a
port(a,b:instd_logic;
c:outstd_logic);
endcomponent;
signald,e,f:std_logic;
begin
u1:h_adderportmap(a=ain,b=bin,co=d,so=e);
u2:h_adderportmap(a=e,b=cin,co=f,so=sum);
u3:or2aportmap(a=d,b=f,c=cout);
endarchitecturefd1;
4)与门and2a：
libraryieee;
useieee.std_logic_1164.all;
entityand2ais
port(a,b:instd_logic;
c:outstd_logic);
endentityand2a;
architectureoneofand2ais
begin
c=aandb;
endarchitectureone;
5)顶层设计文件
libraryieee;
useieee.std_logic_1164.all;
entityzongis
port(a1,a2,a3,a4,a5,a6,a7,a8,b1,b2,b3,b4,b5,b6,b7,b8,en:instd_logic;
solution1,solution2,solution3,solution4,solution5,solution6,solu
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