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CPLD课程学习报告

CPLD课程是一门实践性非常强的课程，它要求我们运用基本

的VHDL硬件描述语言编程得到我们想要的器件以实现我们所预

期的功能。

这次CPLD课程学习的主要任务就是灵活地运用CPLD相关知

识来设计一个数字电子钟，其基本要求是时、分、秒在数码管上的显

示和小时、分钟的校准，扩展要求包括以下几点：

1、整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟

--嘟--嘟--嘟--嘟--嘀)

2、跑表:最大计时99分59秒999毫秒。独立的跑表功能，不影响数

字钟正常工作。

3、定时闹钟：可在00:00到23:59之间由用户设定任一时间，到时

报警。

4、定时闹钟花样：前10s一般振铃，其后13秒较急促，再其后17

秒急促，最后20秒特急促振铃。并可随时关断。

5、其他（加减调时调分、音乐铃声等，越新奇越好）。

下面我就整个数字电子钟功能的实现过程做一一讲解。

首先，要完成一个最基本的时钟，首要任务就是编写两个计数器

（24进制和60进制）。60进制计数器的VHDL描述如下：

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

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ENTITYdl21_cnt60is

port(clk,reset,en:inbit;

q0,q1:outstd_logic_vector(3downto0);

carry:outstd_logic);

end;

architectureoneofdl21_cnt60is

signalm0,m1:std_logic_vector(3downto0);

begin

process(clk,reset,en)

begin

elsifclkeventandclk=1then

ifen=0then

elsem0=m0+1;carry=0;

endif;

endif;

endif;

endprocess;

q0=m0;q1=m1;

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end;

通过对程序的保存、创建项目、编译之后，我们可以得到下图所

示的实体器件：

60进制计数器

到底我们做的这个60进制计数器对不对呢，它能不能达到我们想

要的效果呢，下面让我们来用波形仿真试一试就知道了。

我们通过对上面波形的观察，发现计数从00到59后又回到了00，

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反复循环的进行计数，和预期的效果完全相同。

同理，24进制进制计数器的VHDL描述如下：

libraryieee;

useieee.std_logic_1164.all;