EDA技术及应用—基于FPGA的电子系统设计：基于Verilog hdl的数字电路设计.pptVIP

【例6-23】等占空比的八分频器设计modulefenpin8(clk,reset,clk_8);inputclk,reset;outputclk_8;integerk;regclk_8;always@(posedgeclkorposedgereset)if(reset)begink=0;clk_8=0;endelseif(k==3)begin k=0; clk_8=~clk_8;endelsek=k+1;endmodule法二：可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。偶数倍分频（非等占空比）【例6-24】占空比为3/8的八分频器设计modulefenpin8(clk,reset,clk_8);inputclk,reset;outputclk_8;integerk;regclk_8;always@(posedgeclkorposedgereset)if(reset)begink=0;clk_8=0;endelseif(k==7)begin k=0;clk_8=~clk_8;endelseif(k==4)clk_8=~clk_8;elsek=k+1;endmodule奇数倍分频（等占空比）可采用如下的方法：用两个计数器，一个由输入时钟的上升沿触发，另一个由输入时钟的下降沿触发，最后将两个计数器的输出相或，即可得到占空比为50%的方波波形。如下例所示，用parameter语句定义了参数NUM，这样只需要改NUM的赋值（NUM应赋奇数值），就可以得到任意模的奇数分频器。【例6-25】等占空比的13分频器设计modulecount_num(reset,clk,cout);parameterNUM=13;inputclk,reset;outputwirecout;reg[4:0]m,n;regcout1,cout2;assigncout=cout1|cout2;always@(posedgeclk)beginif(!reset)begincout1=0;m=0;endelsebegin if(m==NUM-1)beginm=0;cout1=~cout1;end elseif(m==(NUM-1)/2)cout1=~cout1;elsem=m+1;endendalways@(negedgeclk)begin if(!reset)begincout2=0;n=0;endelsebeginif(n==NUM-1)beginn=0;cout2=~cout2;end elseif(n==(NUM-1)/2)cout2=~cout2;elsen=n+1;endendendmodule触发器在置位与清零信号的作用下置1或是置0。工作方式有同步和异步之分。对于同步置位与清零的触发器，其置位和清零信号是在时钟信号的有效沿发挥作用的，描述这样触发器的always块的敏感信号只有时钟，但是在块内总是首先检查置位和清零信号。对于高电平置位清零的同步触发器，有如下格式：always@(posedgeclk)beginif(reset)begin/*触发器清零*/endelseif(set)begin/*触发器置位*/endelsebegin/*时钟逻辑*/endend在异步置位与清零的触发器中，置位与清零信号的作用与时钟信号无关，但是在同步置位与清零的触发器中，置位与清零信号的作用一定等到时钟的有效边沿出现时起作用。对于高电平异步置位和清零的触发器，一般有如下格式：?always@(posedgeclkorposedgesetorposedgereset)beginif