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实验五注意事项
1.电路逻辑结构图按照实验指导书图绘制。
2.逻辑功能描述按照实验指导书,可以加上功能端。
3.实验报告程序设计部分实现的方式有两种
ALU和数码显示部分都用同一个程序实现,则实验报告上用钢笔或中性笔手写程序
若ALU单元用代码实现,然后生成BLOCK图,再和实验四生成的模块连接,则需要手写ALU单元的代码,
并画出ALU和七段数码显示连接的BLOCK图,然后将该BLOCK图截图、打印、粘贴。七段数码显示的代
码不需要写,在实验报告中需要注明七段数码显示的代码引用实验四代码。
4.ALU单元设计注意事项:
数据从D端输入,由SEL端和Wt端控制写入A或B。
当A、B数据端的数据均输入后,则可以按照功能选择端S0、S1、S2的控制,进行相关运算。
移位运算要求用运算符拼接的形式。即'0'&A(6downto0)是八位数据A的逻辑左移。
请分清楚,逻辑右移(左移)、算术右移(左移),循环移位和有移位输入输出端的移位。本实验仅仅涉及逻辑
移位。不要直接使用移位函数。
A、B数据输入端的变量定义为Variable类型变量
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
ENTITYaluIS
PORT(sel,wt,cin,s2,s1,s0,clk:INSTD_LOGIC;--sel.wt选择输入AB,s2.s1.s0选择逻辑运算,clk时钟
din:INSTD_LOGIC_VECTOR(1DOWNTO0);--因为按键不够将输入8位2进制通过din来分别
d:INSTD_LOGIC_VECTOR(3DOWNTO0);--输入din01时d置入低4位din10时d置入高4位
dig:OUTSTD_LOGIC_VECTOR(2DOWNTO0);--数码管位选
f:OUTSTD_LOGIC_VECTOR(7DOWNTO0);数码管段位
cout:OUTSTD_LOGIC);执行s2s1s0为100带进位加法时是否溢出
ENDalu;
ARCHITECTUREbehaveOFaluIS
SIGNALz:STD_LOGIC_VECTOR(8DOWNTO0);s2s1s0为100时带进位加法结果暂存
SIGNALs,scan:STD_LOGIC_VECTOR(2DOWNTO0);----scan是位选s是逻辑运算指令暂存
SIGNALrw:STD_LOGIC_VECTOR(1DOWNTO0);控制暂存AB信号
SIGNALseg_r,f_r,d_r:STD_LOGIC_VECTOR(7DOWNTO0);d_r,f_r输入、结果输出暂存,seg_r数码管段位暂存
SIGNALdata_r:STD_LOGIC_VECTOR(3DOWNTO0);译码器输入暂存
begin
process(sel,wt,d,din)
variablea,b:STD_LOGIC_VECTOR(8DOWNTO0);
begin
rw=selwt;
s=s2s1s0;
z=a+b+cin;
f=seg_r;
dig=scan;
ifclkeventandclk=1then数码管扫描
else
scan=scan+1;
endif;
casedinis置入4位2进制
whenothers=null;
endcase;
caserwis选择置入暂存器A或BBB
whenothers=null;
endcase;
casesiscasesis
清零
逻辑乘
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