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八位计数器
八位计数器
一、实验要求
练习在Modesim下编写Verilog程序，熟悉Modelsim运行过
程，并学会用Verilog语言编写一个八位计数器。
二、实验内容
八位计数器的真值表如下：
由真值表可设计源代码如下：
1.代码
(1)功能模块：
moduleCounter(jcounter,clk,rst);
//输入和输出端口声明
output[7:0]jcounter;
inputclk,rst;
reg[7:0]jcounter;
//使用always语句，且为多个电平触发
always@(posedgeclkornegedgerst)
if(!rst)
jcounter=0;
else
begin
if(!jcounter[0])
jcounter[7:0]={1b1,jcounter[7:1]};
else
jcounter[7:0]={1b0,jcounter[7:1]};
end
endmodule
(2)测试模块：
modulestimulus;
//设置变量
regclk,rst;
wire[7:0]jcounter;
//实例引用Counter
CounterJCounter(.jcounter(jcounter),.clk(clk),.rst(rst));
//设置信号的监视
initialinitial
jcounter=%b,clk,rst,jcounter);
//初始值的设置
initial
begin
clk=1b0;
rst=1b0;
#10rst=1b1;
end
//产生时钟
always
#5clk=~clk;
//结束仿真
initial
#500$finish;
endmodule
2.仿真结果
#0clk=0,rst=0,jcounter#
#5clk=1,rst=0,jcounter#
#10clk=0,rst=1,jcounter#
#15clk=1,rst=1,jcounter#
#20clk=0,rst=1,jcounter#
#25clk=1,rst=1,jcounter#
#30clk=0,rst=1,jcounter#
#35clk=1,rst=1,jcounter#
#40clk=0,rst=1,jcounter#
#45clk=1,rst=1,jcounter#
#50clk=0,rst=1,jcounter#
#55clk=1,rst=1,jcounter#
#60clk=0,rst=1,jcounter#
#65clk=1,rst=1,jcounter#
#70clk=0,rst=1,jcounter#
#75clk=1,rst=1,jcounter#
#80clk=0,rst=1,jcounter#
#85clk=1,rst=1,jcounter#
#90clk=0,rst=1,jcounter
#
#95clk=1,rst=1,jcounter#
#100clk=0,rst=1,jcounter#
#105clk=1,rst=
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