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实验1：状态机

实验目的：学习FPGA设计软件

教学基本要求：掌握软件流程，掌握状态机编程

实验内容提要：设计一个状态机

1.你觉得上面这段代码中，q到底在怎样变化？（实验1ppt14页）

答：在上述代码中，q变化如下：首先判断复位信号rst是否为0，如果是0则q复位

为0；否则当时钟信号上升沿到来时，将d的值赋给q，再判断a的值，如果a为1，

则将b赋值给次态q，如果a为其他值，则将现态q赋给次态q。

2.本页中，q到底在怎样变化？（实验1ppt15页）

答：如果异步复位信号rst为0，则q置0；rst不为0时，当时钟上升沿到来时，判断

a的值，如果a=1，则将b的值赋给q的次态，如果a是其他值，则将q的现态赋给q

的次态，结束这个判断语句后，将d赋值给q。

3.画出你理解的这个电路的原理图（ppt16页）

4.Out1out2out3out4有什么区别？

out1的上升沿与下降沿和50MHz时钟的上升沿始终保持一致,周期变为50MHz时钟的

6倍，实现周期扩展；out2的上升沿与clkin的上升沿保持一致，下降沿与out1的上

升沿保持一致，可将clkin的数据记录下来以起数据使能作用；out3的上升沿恰好是

out2的下降沿，比out2慢一拍，是更适合使用的前端使能；out4的上升沿与out3的

下降沿保持一致，可以减少延迟。

2.红绿灯实验中，该状态机最少几个触发器可以实现？

该逻辑情况下红绿灯状态机最少只需8个触发器即可实现。将3个计时计数触发器合

并，并将溢出、使能触发器达成的功能改由计数数值在各状态下的交替变化，使用组

合逻辑代替触发器，达成减少触发器使用的设计方案。

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实验2数字钟设计

实验目的：掌握FPGA语言设计方法

教学基本要求：学习基本的VHDL语言结构和设计

实验内容提要：使用VHDL设计一个完整的数字钟实验

问题回答：

1.现在的时钟是秒时钟，实际系统的时钟是50MHz.那用50MHz的时钟的情况下，仿

真1小时要多少时间？如何解决该问题？

仿真一小时需要计数器计数3600次，计数脉冲由50MHz的时钟驱动。时钟周期是

0.02us，也就是说仿真时endtime设置为0.1ms就足够了。

2.复位如何输入的？按键防抖如何制作的？修改按键防抖的间隔会导致什么问题？

答：复位通过按键输入，经由毫秒脉冲10位寄存的全1判定来做按键防抖处理，输出

所需rst信号；如缩短间隔则可能使防抖判定时间过短，无法达成防抖效果，如间隔过

长则会导致需长时间按下按钮才生效，操作不友好，降低使用效率。

3.数码管的显示使用组合逻辑输出好还是时序逻辑输出好？

答：时序逻辑输出更好，可以防止数值变化过程中险象的出现。

4.闰年算法：

答：Process(q)

If((qrem100)=0or(qrem400)=0)andqrem4=0then

Run=1;

Elserun=0;

Endif;

Endprocess;

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实验三SRAM

实验目的：学习数字系统模块分割；掌握外接存储器接口技术

教学基本要求：学习存储器的接口技术

实验内容提要：设计一个对片外SRAM进行读写的控制接口

1.用功能仿真和时序仿真两种方法，比较一下ss的状态数值的变化？

答：在时序仿真时出现