十六进制7段数码显示译码器设计实验报告.pdfVIP

实验名称：十六进制7段数码显示译码器设计

实验目的：

1．设计七段显示译码器

2．学习VerilogHDL文本文件进行逻辑设计输入；

3．学习设计仿真工具的使用方法；

工作原理：

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只

能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以

输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是

利用译码程序在FPGA/CPLD中来实现。例如6-18作为7段译码器，输出信号LED7S

的7位分别接图6-17数码管的7个段，高位在左，低位在右。例如当LED7S输

出为“1101101”时，数码管的7个段g,f,e,d,c,b,a分别接1,1,0,1,1,0,1；

接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的

发光管，如果要考虑，需要增加段h，例6-18中的LED7S:OUTSTD_LOGIC_VECTOR(6

DOWNTO0)应改为…(7DOWNTO0)。

实验内容1：将设计好的VHDL译码器程序在QuartusII上进行编辑、编译、综

合、适配、仿真，给出其所有信号的时序仿真波形。

实验步骤：

步骤1：新建一个文件夹击打开vhdl文件；

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步骤2:编写源程序并保存

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步骤3：新建一个工程及进行工程设置

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步骤4：调试程序至无误；

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步骤5：接着新建一个VECTORWAVEFOM文件及展出仿真波形设置

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步骤6：输入数据并输出结果（时序仿真图）

步骤7：设置好这个模式

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步骤8：生成RTL原理图

步骤9：引脚锁定及源代码

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYDECL7SIS

PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);

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LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));

END;

ARCHITECTUREoneOFDECL7SIS

BEGIN

PROCESS(A)

BEGIN

CASECASECASECASECASECASECASECASECASECASECASECASECASECASECASECASECASEAISAISAISAISAISAISAISAISAISAISAISAISAISAISAISAISAIS

WHENOTHERS=NULL;

ENDCASE;

ENDPROCESS;

END;

实验内容二：1、硬件测试。

程序不一样，其他步骤相同操作

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

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ENTITYT4BIS

PORT(C