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同步八进制加法计数器版图设计
毕业设计论文
同步八进制加法计数器
吴彬
指导老师姓名张睿
:
专业名称：微电子技术
班级学号:
论文提交日期：2010年11月21日
论文答辩日期：2010年11月17日
2010年11月21日
I/27
同步八进制加法计数器版图设计
摘要
计数器是数字系统中应用最广泛的时序逻辑部件之一，所谓计数器就是计算输
入脉冲的个数。本设计是在LINUX环境下采用Cadence软件对同步八进制加法计数
器进行芯片原理图设计、输入、仿真以及版图设计、DRC验证和LVS验证。
【关键词】：计数器版图设计DRCLVS
I
同步八进制加法计数器版图设计
Abstract
Counterisadigitalsystem，themostwidelyusedoneofsequentiallogic
components，theso-calledcounteristocalculatethenumberofinputpulses.This
designisusedinLINUXCadencesoftwareenvironment，synchronouscounterchip
octaladditionschematicdesignentry,simulationandlayout,DRCandLVSverification
verification.
【Keywords】CounterLayoutdesignDesignRuleCheckLayout
VersusSchematic
II
同步八进制加法计数器版图设计
目录
绪论1
第一章Cadence软件介绍2
1.1Cadence软件简介2
第二章同步八进制加法计数器原理图3
2.1同步八进制加法计数器原理图设计过程3
2。2D触发器原理图设计4
2.3JK触发器原理图设计5
2。3同步八进制加法计数器原理5
第三章原理图仿真6
3。1D触发器仿真波形图6
3。2JK触发器仿真波形图7
3.3同步八进制加法计数器仿真波形图8
第四章同步八进制加法计数器版图设计9
4.1版图设计规则9
4。2D触发器版图设计10
4.3JK触发器版图设计11
4。4同步八进制加法计数器版图设计11
第五章DRC验证和LVS验证13
5.1DRC验证13
5.2LVS验证14
结论17
致谢18
参考文献19
附录A0.5um硅栅CMOS设计规则20
附录B同步八进制
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