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题
目
基于FPGA的数字频率合成器的设计
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摘要
采用VerilogHDL语言设计了一个简单的数字频率合成器，采用VerilogHDL编程语言在FPGA硬件上实现了数字频率合成器的设计，该设计包含数据累加器，波形存储器，D/A转换，低通滤波器等等；对累加器，波形存储器都进行了仿真，并下载到FPGA开发板当中，再经D/A转换，滤波，获得了稳定的正弦激励信号。在FPGA设计与实现之前采用电路的Matlab仿真，用于检查和验证FPGA电路的工作过程和输出来的结果是否符合相应的要求，以及最后在开发版上面能不能验证出来设计的正确性以及可行性
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