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ALLEGRO约束规则设置步骤(以DDR为例)

Dyyxh@pcbtech

tzyhust@163.com

本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由

于本人水平有限,

错误之处难免,希望大家不吝赐教!

在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好

constraint规则,并

将这些规则分配到各类netgroup上.下面以ddr为例,具体说明这些约

束设置的具体步骤.

1.布线要求

DDR时钟:线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,

必需精确匹

配差分对走线误差,允许在+20mil以内

DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距

20mil,应走成

菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短

DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,

最好在

同一层布线.数据线与时钟线的线长差控制在50mil内.

2.根据上述要求,我们在allegro中设置不同的约束

针对线宽(physical),我们只需要设置3个约束:DDR_CLK,DDR_ADDR,

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DDR_DATA

设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击

physicalruleset

中的attach……,再点击右边控制面板中的more,

弹出对话框

如上图所示,找到ckn0和ckp0,点击apply,则弹出

选中左边列表中的NET_PHYSICAL_TYPE,在右边空格内输入DDR_CLK,

点击apply,

弹出

即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK.

类似的,可以将DDR数据线,数据选通线和数据屏蔽线的

NET_PHYSICAL_TYPE设

为DDR_DATA,DDR地址线,片选线,和其他控制线的

NET_PHYSICAL_TYPE设为

DDR_ADDR.

上述步骤完成后,我们就要将已经设好的约束分配到这些netgroup上.

如下图点击assignmenttable……

弹出对话框

如下图所示,我们对不同的信号组选择各自的physical约束

有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约

束有的地方不可

能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到

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30,20甚至10

个mil.在这些地方,如果你也按照这个约束那么你的pcb中的drc就不

可能消的掉.这

时一个解决办法就是把这些地方划为一个room,然后给他加上room

属性(即为room

的名字area0,1等等).针对这些room内,设定合适的约束(同上).

针对线间距,由于每个都分为组内间距和组外间距,所以共有6个约束:

DDR_CLK_INNER,DDR_CLK_OUTER,…………

我们只要对这六个约束设置linetoline和linetoshape就可以,分别按