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哈尔滨理工大学
软件学院
实验报告
课程FPGA
题目实验二计数器设计实验
班级集成12-2班
专业集成电路设计与集成系统
学生
学号1214020227
2014年10月15日
实验二计数器设计实验
实验目的:
学习计数器的设计、仿真和硬件测试方法。
实验内容及步骤:
1.使用VerilogHDL设计2位16进制计数器,由DE2
的KEY0输入计数值,在HEX1,HEX0上显示计数
值。
2.使用嵌入式逻辑分析仪进行仿真;
3.将实验程序下载到DE2运行。
实验注意事项:去抖动
DE2按键电路图
实验程序:
modulecounting(clk,reset,k,h1,h2);
inputk,reset,clk;
output[6:0]h1,h2;
reg[7:0]count;
regkey;
reg[6:0]h1,h2;
reg[10:0]clock=11b0;
always@(posedgeclk)
begin
if(k)//kistheinputKey0
begin
key=1;
clock=0;
end
else
begin
clock=clock+1;//ifclockstillisnt
2000,thenthenextalldon,texcutive
if(clock==1000)//socontinuecamebackuntil
upto2000
begin
clock=11b0;
key=0;//toproduceanegadgeasasenstivepin
end
end
end
always@(negedgekeyornegedgereset)
begin
if(reset==0)
count=0;
else
count=count+1b1;
end
always@(count)
begin
case(count[3:0])
4b0000:h1=7b1000000;
4b0001:h1=7b1111001;
4b0010:h1=7b0100100;
4b0011:h1=7b0110000;
4b0100:h1=7b0011001;
4b0101:h1=7b0010010;
4b0110:h1=7b0000010;
4b0111:h1=7b1111000;
4b1000:h1=7b0000000;
4b1001:h1=7b0010000;
4b1010:h1=7b0001000;
4b1011:h1=7b0000011;
4b1100:h1=7b1000110;
4b1101:h1=7b0100001;
4b1110:h1=7b0000110;
4b1111:h1=7b0001110;
default:h1=7b1000000;
endcase
case(count[7:4])
4b0000:h2=7b1000000;
4b0001:h2=7b1111001;
4b0010:
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