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allegro中Xnet概念和Xnet等长设置--第1页
allegro中Xnet概念和Xnet等长设置
SDRAM的布线规则
该嵌入式系统使用64M字节的SDRAM扩展数据存储区,由两片K4S561632组成工作在3
2位模式下。最高频率可达100M以上,对于SDRAM的数据线、时钟线、片选及其它控制信
号需要进行线长匹配,由此提出以下布线要求:
1.SDRAM时钟信号:时钟信号频率较高,为避免传输线效应,按照工作频率达到或超
过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。走线
长度不超过1000mil,线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,
精确匹配差分对走线。误差允许在20mil以内。
2.地址,片选及其它控制信号:线宽5mil,外部间距12mil,内部间距10mil。尽量走
成菊花链拓补。可有效控制高次谐波干扰,可比时钟线长,但不能短。
3.SDRAM数据线:线宽5mil,内部间距5mil,外部间距8mil,尽量在同一层布线,数
据线与时钟线的线长差控制在50mil内。
根据布线要求,在Allegro中设置不同的约束:针对线宽设置3个约束SDRAM
_CLK,SDRAM_ADDDR,SDRAM_DATA,设置完约束后将约束添加到对应的net上。使得
各个net都具有线宽、线距约束属性。最后为不同的信号组选择合适的约束即可。
但是设置的约束在系统CPU内部是无法达到的。因为EP9315为BGA封装。pin间距
1.27毫米,显然在CPU内部,线宽线距无法达到上述要求,利用Allegro设置CPU
特殊走线区域cpu_area。并加上area属性,在此区域中另设置适合BGA内部走线
的约束。
Xnet在IDE总线等长布线中的应用
系统中的IDE接口设计
EP9315强大的外设接口能力能够直接驱动IDE硬盘,布线时需要注意IDE总线的等长
设置,但是IDE总线这类高速线需要端接匹配,可以防止信号反射和回流。如图2所示其中
的排阻起到了端接匹配的作用,但使得整个走线被分为好几个NET,而Allegro中常用的走
线长度设置propagation_delay和relative_propagation_delay只能针对同一NET设置.I
DE总线信号由EP9315扇出,要求EP9315到IDE接口走线DD*+UBDD*(如图2中NET)等长,
误差为+/-20mil,最简单的方法是分别设置DD*等长和UBDD*等长,误差各位+/-10mil,就
可以达到要求,但是增加了布线难度,特别当DD*有较大绕线空间。而UBDD*没有足够绕线
空间时。这样设置等长不可行。Allegro提供了一种方法,将DD*和UBDD*走线相加再进行
等长比对,这就要用到Xnet。
allegro中Xnet概念和Xnet等长设置--第1页
allegro中Xnet概念和Xnet等长设置--第2页
图2IDE总线接口原理图
Xnet概念和Xnet等长设置
通常把连续的几段由无源元件(电阻,电容或电感)连接的NET合称为Xnet,如图3所
示。
图3Xnet示例
图2中将DD*和UBDD*设置为同一个Xnet。对属于该Xnet的所有信号等长控制。Xnet
等长设置分为以下步骤:
1.设置Xnet
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