基于FPGA的数字钟设计-华中科技大学电子线路实验报告.pdfVIP

基于FPGA的数字钟设计

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一、实验目的

1.了解数字钟的功能要求及设计方法；

2.了解CPLD/FPGA的一般结构及开发步骤；

3.熟悉用FPGA器件取代传统的中规模集成器件实现数字电路与系统的方法。

二、实验要求

1.以数字形式显示时、分、秒的时间；

2.小时计数器为同步24进制；

3.要求手动校时、校分；

4.任意闹钟；

5.小时为12/24进制可切换；

6.报正点数（几点响几声）。

三、实验内容

1.系统模块框图

2.时间校准模块

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时间校准模块可由两位控制信号控制当前校准状态。

3.时分秒计数模块

时分秒计数模块由60进制秒计数器、60进制分计数器和24进制时计数器组

成。时分秒的计数器具有复位和计数功能。其中CR为复位信号，当CR为0时，

时分秒的计数器清0，EN为使能信号，EN为1时开始计时，EN为0则暂停计时。

分秒时的进位通过外部组合逻辑实现。

4.显示模块

计时模块产生的BCD码通过编写的CD4511功能模块转换为数码管的显示信

号。

5.分频模块

开发板的系统时钟为50MHz，产生1Hz的CP信号需要一个模为25M的计数

器分频得到1Hz的CP信号。

四、具体代码

1.顶层模块(clock.v)

moduleSHOW_CTRL(MODE,SHOW_MODE,CP,Hour,Minute,Second,SHOW1,SHOW2);

inputCP,MODE,SHOW_MODE;

input[7:0]Hour,Minute,Second;

output[7:0]SHOW1,SHOW2;

reg[7:0]SHOW1,SHOW2;

always@(MODE,SHOW_MODE)begin

if((MODE==0)(SHOW_MODE==0))beginSHOW2=Minute[7:0];

SHOW1=Hour[7:0];end

elseif((MODE==0)(SHOW_MODE==1))beginSHOW2=Second[7:0];

SHOW1=Minute[7:0];end

elseif((MODE==1)(SHOW_MODE==0))beginSHOW2=Minute[7:0];

SHOW1=Hour[7:0];end

elseif((MODE==1)(SHOW_MODE==1))beginSHOW2=Second[7:0];

SHOW1=Minute[7:0];end

end

endmodule

2.分频模块(clk_div.v)

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moduleclk_div(clk_50M,clk_1);

inputclk_50M;

outputregclk_1;

reg[8:0]count;

always@(posedgeclk_50M)

begin

if(count8d25)

begin

clk_1=~clk_1;

count=0;

end

else

count=coun