基于FPGA的计数器设计.pdfVIP

EDA课程设计

工程名称基于FPGA地计数器地设计

专业班级通信102班

学生姓名青瓜

指导教师

2013年5月28日

摘要

本课程设计要完成一个1位十进制计数器地设计.计数器是大规模集成电路中运用

最广泛地结构之一.在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实

现很多复杂地功能,可以大量减少电路设计地复杂度和工作量.讨论了一种可预置加减

计数器地设计,运用VerilogHDL语言设计出了一种同步地可预置加减计数器,该计数

器可以根据控制信号分别实现加法计数和减法计数,从给定地预置位开始计数,并给出

详细地VerilogHDL源代码.最后,设计出了激励代码对其进行仿真验证,实验结果证明

该设计符合功能要求,可以实现预定地功能.

关键词：计数器；VerilogHDL；QuartusⅡ；FPGA；

Abstract

Thiscourseisdesignedtocompleteaonedecimalcounterdesign.ThecounterisLSIstructureinoneof

themostwidelyused.IntheanaloganddigitalICdesigns,theflexibilitytoselectthecountercanachieve

alotwiththeuseofcomplexfunctions,cansignificantlyreducethecomplexityofcircuitdesignand

workload.Discussesapresettabledowncounterdesign,usingVerilogHDLlanguagedesigneda

synchronouspresettabledowncounter,thecountercanbeimplementedaccordingtothecontrolsignalsare

countedAdditionandsubtractioncountingfromagiventhepresetstartscounting,andgivesdetailed

VerilogHDLsourcecode.Finally,thedesignoftheincentivecodeitssimulation,experimentalresults

showthatthedesignmeetsthefunctionalrequirements,youcanachievetheintendedfunction.

Keywords:Decimalcounter。VerilogHDL。QuartusⅡ。FPGA。

目录

摘要I

AbstractII

第1章绪论.1

1.1计数器地种类.1

1.2计数器地发展.1