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误码率测试电路设计

题目名称:误码率测试电路设计

目录

一、设计内容及要求

21.1设计内容3

1.2设计要求3

二、设计方案3

三、系统的硬件设计3

3.1误码率检测电路的设计3

3.1.1FPGA芯片的介绍4

3.1.2FPGA电路的具体实现4

3.2CPU模块的设计43.3

8255扩展模块的设计73.4数

码管显示模块的设计10四、系统

软件设计114.1FPGA

部分的设计11

4.1.1误码检测电路的设计11

4.1.2误码率测试电路的仿真和调试13

4.2单片机部分的设计14

4.2.1数据处理模块14

4.2.2显示模块15

五、心得体会16

六、参考文献17

一、设计内容及要求

1.1设计内容

实现一个误码率测试电路。误码率=接受出现差错的比特数/总的发送的比特

数。

在数字通信中，必须在数字信号序列中插入标示码，否则接收端将无法识别数

字序列中每个字符或一帧的起始码元位置。对于接收端来说，信息序列是随机的，

不可预知的，但帧同步码则是已知的，所以可以通过检测帧同步码的错码情况来确

定整个系统的误码率。

1.2设计要求

本系统的核心单元是误码率测试电路，误码测试主要是检测同步头的误码个

数，这部分用FPGA来实现，要求数据的速率为19.2Mb/s，同步头为7个128位的

伪随机码。测试完毕，将误个数与总的比特数送往CPU处理，计算误码率，最后把

测试结果送往数码管输出显示。

二设计方案

本系统是以单片机中心，将各个模块结合起来。误码测试的是要检测出同步头

的误码个数，将结果送往CPU进行算法处理，再把结果用数码管输出显示。误码率

在线测试电路也是整个系统的核心单元，这部分主要用FPGA来实现。电路总框如

图2.1所示

扩

展显示误码率并电路检测电路PCU行接

口

晶振及

复位电路

图2.1误码率在线测试的总体框图三系统的硬件设计

3.1误码率检测电路的设计

3.1.1FPGA芯片的介绍

Altera公司的ACEX、FLEX等系列的FPGA芯片应用广泛，但其FPGA基于SRAM

结构，决定电路逻辑功能的编程数据存储于SRAM中。由于SRAM的易失性，每次上

电时必须重新把编程数据装载到SRAM中，这一过程就是FPGA的配置过程。FPGA

的配置分为主动式和被动式。在主动模式下，FPGA上电后主动将配置数据从专用

的EPROM(如EPC1，EPC2等)加载到SRAM中。3.1.2FPGA电路的具体实现

4将全部AT89S52采用Altera公司的FLEX10K系列器件中的EPF10K10LC84-设

计集成进去。实际工作时再将设计数据固化在一块EPC1(Alter公司提供的配置

EPROM)，仅两块片子就实现了检测电路的功能。误码检测电路实现器件连接原理如

图3.1所示。

图3.1FPGA的硬件电路图

FLEX10K10的42脚为基带信号的时钟输入脚，62脚为基带信号的数据输入

脚。47-54脚为误码数据的低8位输出。工作时，将.pof文件通过编程器

SPECTRUM-84写进EPC1，每次开机加电，EPC1就主动将设计电路加载到

EPF10K10LC84-4中，加载方式之间进行切换而设置的。

3.2CPU模块的设计

AT89S52是一种低功耗、高性能CMOS8位微控制器，具有8K在系统可编程

FLASH存储器。使用ATMEL公司高密度非易失性存储器技术制造，与工业80C51产

品指令和引脚完全兼容。片上FLASH允许程序存储器在系统可编程，亦适于常规编

程器。在单芯片上，拥有一灵巧的8位CPU和在系统可编程FLASH，使得AT89S52

为众多嵌入式控制应用系统提供高灵活、超有一效的解决方案。

AT89S52具有以下标准功能:8k字节Flash,256字节RAM,32位I/O口线，