EDA技术项目教程——基于VHDL与FPGA .习题答案.doc

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部分习题答案

项目1

1．（1）CADESDA（2）复杂可编程逻辑器件现场可编程门阵列片上系统（3）VHDLVerilog-HDL（4）自动选择（5）编译（6）设计输入设计校验（7）管脚锁定（8）原理图输入法文本输入法（9）前仿真（10）后仿真

2．（1）C（2）A（3）B（4）B（5）A（6）B（7）D（8）A（9）B

（10）B

3．（1）×（2）√（3）√（4）×（5）√（6）×（7）×

5．4位奇检验器

6．三人表决器的逻辑表达式：。原理图如图D-1所示。

图D-1三人表决器原理图

7．供电控制电路的逻辑表达式：。原理图如图D-2所示。

图D-2供电控制电路原理图

8．2位二进制数据的大小比较器原理图如图D-3所示。

图D-32位二进制数据的大小比较器原理图

项目2

（1）FPGA（2）不会丢失会丢失（3）可编程逻辑器件（4）反熔丝静态存储器（5）bsf（6）零最大值最大值

2．（1）D（2）D（3）C（4）C（5）C

4．电路实现的逻辑功能是“4选1”数据选择器，其中A1和A0为数据选择端、D0~D3为数据输入端、Y为数据输出端。

5．逻辑功能是1位二进制数据全减器。

6．逻辑表达：

项目3

1．（1）实体结构体程序包实体结构体（2）IEEE（3）结构行为（4）INOUTINOUTBUFFER（5）单引号（6）字母（7）常量变量信号（8）局部量（9）选择器（10）编码普通优先

2．（1）D（2）D（3）A（4）D（5）A（6）D（7）C（8）D（9）C

（10）B

4．（1）ENTITYARCHITECTURE（2）1SEL11

5．程序设计的是“8选1”数据选择器，其中d7~d0为数据输入端、s2~s0为数据选择端、y为数据输出端。当s2s1s0=000时，d0数据被选中，输出y=d0；当s2s1s0=001时，d1数据被选中，输出y=d1；依此类推。

6．參考程序如下。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYlogicfIS

PORT（a,b,c,d:INSTDLOGIC;

y:OUTSTDLOGIC）;

ENDlogicf;

ARCHITECTUREdeOFlogicfIS

BEGIN

y=(aANDb)OR（cXORd）;

ENDde;

项目4

（1）并行（2）在其范围内（3）阴极（4）低电平高电平（5）视觉暂留

（1）A（2）C（3）B（4）A（5）B

3．存在的错误：（1）缺少STD_LOGIC_UNSIGNED程序包；（2）q:OUTBIT_VECTOR(7DOWNTO0););第一个;多余；（3）PROCESS中缺少BEGIN（4）缺少ENDIF;语句

4．程序设计的是4位二进制数据大小比较器，其中A和B是2个4位二进制数据，当AB时，输出端GT=1；AB时，输出端LT=1；A=B时，输出端EQ=1。

5．设4位BCD码输入端为D、7位输出端为S，实体名为SDISP。参考程序如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYSDISPIS

PORT(D:INSTD_LOGIC_VECTOR(3DOWNTO0);

S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));

ENDSDISP;

ARCHITECTUREAOFSDISPIS

BEGIN

PROCESS(D)

BEGIN

CASEDIS

WHEN0000=S=1111110;--0

WHEN0001=S=0110000;--1

WHEN0010=S=1101101;--2

WHEN0011=S=1111001;--3

WHEN0100=S=0110011;--4

WHEN0101=S=1011011;--5