EDA技术项目教程——基于VHDL与FPGA 课件 项目1 数据比较器的设计与实现 (2).pptx

EDA项目教程

——基于VHDL与FPGA;项目7数字系统设计实训;7.1篮球比赛24秒计时器;（1）能够设置24秒倒计时和14秒倒计时，递减时间隔为1秒；

（2）计时器递减到零时，数码管显示“00”，同时发出声音报警信号；

（3）设置外部操作开关，控制计时器的清零、启动计时、暂停和继续计时。启动、暂停、继续计时用1个按钮开关控制，按下为“启动”或“继续”、抬起为“暂停”。;2．计划书

（1）阅读、讨论项目要求，明确项目内容；

（2）研究项目设计方案，分析参考程序；

（3）编辑、编译、仿真参考程序，确定一个项目实现方案；

（4）测试24秒计时器，评价性能和应用效果。

;1．项目分析

篮球比赛24秒计时器的主要功能是倒计时，工作人员按动“清零”按钮，显示24秒，这时按动“14秒设置”键则显示14秒；按下“启动/暂停/继续”按钮，开始倒计时；计时过程中，抬起（再按1次）“启动/暂停/继续”按钮，计时暂停，保持显示时间；再次按下“启动/暂停/继续”按钮，从停止的时间开始继续倒计时；时间结束时显示00，不再变化同时发出报警信号。整个系统可分为计时控制模块和显示控制模块两个部分。;7.1.2设计方案;24秒计时器系统框图;计时模块完成24秒或14秒倒计时功能。设系统时钟为CLK（1Hz）、14秒预置端为PLD、启动/暂停/继续控制端为ENB、清零端为CLR；报警信号输出端为WARN、十位数字输出端为DDOUT、个位数字输出端为SSOUT，文件名为BSJSB。参考程序如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

;ENTITYBSJSBIS

PORT(CLR,PLD,ENB,CLK:INSTD_LOGIC;

WARN:OUTSTD_LOGIC;--报警信号

DDOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--十位

SSOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0));--个位

ENDENTITYBSJSB;;ARCHITECTUREARTOFBSJSBIS

BEGIN

PROCESS(CLK,CLR,ENB)IS

VARIABLETMPA:STD_LOGIC_VECTOR(3DOWNTO0);

VARIABLETMPB:STD_LOGIC_VECTOR(3DOWNTO0);

VARIABLETMPWARN:STD_LOGIC;

BEGIN

IFCLR=1THENTMPA:=0100;TMPB:=0010;TMPWARN:=0;

ELSIFCLKEVENTANDCLK=1THEN;IFPLD=1THEN

TMPB:=0001;TMPA:=0100;

ELSIFENB=1THEN

IFTMPA=0000THEN

IFTMPB/=0000THEN

TMPA:=1001;

TMPB:=TMPB-1;

ELSE

TMPWARN:=1;

ENDIF;

ELSETMPA:=TMPA-1;

ENDIF;

ENDIF;

ENDIF;

SSOUT=TMPA;DDOUT=TMPB;WARN=TMPWARN;

ENDPROCESS;

ENDARCHITECTUREART;;LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYsdispIS

PORT(D:INSTD_LOGIC_VECTOR(3DOWNTO0);

--4位数据输入端

S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));

--七位数码输出端

ENDsdisp