EDA技术项目教程——基于VHDL与FPGA 课件 项目1 数据比较器的设计与实现 (5).pptx

EDA项目教程

——基于VHDL与FPGA;本章要点

VHDL语言的顺序语句

键盘输入程序设计

数码显示计数器的设计与实现

;计数器的逻辑功能就是记忆时钟脉冲的个数，是数字系统中常用的一种具有记忆功能的电路，可用来实现系统中的计数、分频和定时等功能。

;4.1.1进程语句;（1）进程名：表示该进程的名称，可以缺省。

（2）敏感信号：列出触发启动本进程的全部信号名，通常所有的输入端口都可以列入。当任意一个敏感信号的值发生变化时，立即启动进程语句，进程中的顺序语句按书写顺序循环执行，直到敏感信号值稳定不变为止。

（3）说明部分：可以缺省。定义该进程所需的局部数据环境，包括常量、变量和子程序等，但不能定义信号，信号只能在结构体的说明部分定义。

（4）顺序语句组：通常包含变量赋值语句、信号赋值语句、IF语句、CASE语句等顺序语句。;进程语句的主要特点归纳如下：

（1）同一结构体中的各个进程之间是并发执行的，并且都可以使用实体说明和结构体中所定义的信号、常量和变量；但同一进程中的顺序语句组则是按照书写顺序执行的顺序语句。

（2）为启动进程，进程的结构中必须至少包含一个敏感信号。敏感信号通常是时钟脉冲、输入端口等。但一个进程中不允许出现两个时钟信号。

（3）结构体中的各个进程之间，可以通过结构体中定义的信号或变量来进行通信，但在进程说明部分定义的变量，只能在该进程内部使用。

（4）VHDL中所有并行语句都可以理解为特殊的进程，只是不以PROCESS结构出现，其逻辑表达式中的信号就是隐含的敏感信号。;4.1.2IF语句;LIBRARYIEEE；

USEIEEE.STD_LOGIC_1164.ALL；

ENTITYdffcIS

PORT（clk，d：INSTD_LOGIC；

qout：OUTSTD_LOGIC）；

ENDdffc；

;ARCHITECTUREoneOFdffcIS

BEGIN

PROCESS（CLK）

BEGIN

IF（CLKEVENTANDCLK=1）THEN--判断时钟脉冲上升沿

qout=d；

ENDIF；

ENDPROCESS；

ENDone；;从仿真波形中可以看出，在0~100ns区间，CLK在50ns处出现上升沿，D=0，输出Q=0；在100ns~200ns区间，CLK在150ns处出现上升沿，D=1，输出Q=1；在200ns~300ns区间，CLK在250ns处出现上升沿，D=0，输出Q=0。其他区间的波形情况符合时钟上升沿触发的基本D触发器。

;（2）二选一控制。格式如下：

IF条件THEN

顺序语句；

ELSE

顺序语句；

ENDIF；

根据IF所指定的条件是否成立，程序可以选择两种不同的执行路径，当条件成立时，程序执行THEN和ELSE之间的顺序语句部分，再执行ENDIF之后的语句；当IF语句的条件不成立时，程序执行ELSE和ENDIF之间的顺序语句，再执行ENDIF之后的语句。;设a和b为选择电路的输入信号，sel为选择控制信号，output为输出信号。

ENTITYselection2IS

PORT（a，b，sel：INBIT；

output：OUTBIT）；

ENDselection2；

;ARCHITECTUREdataOFselection2IS

BEGIN

PROCESS（a，b，sel）

BEGIN

IF（sel=1）THEN--控制信号sel为1

则输出a

output=a；

ELSE

output=b；

ENDIF；

ENDPROCESS；

ENDdata；;;设输入信号为a0~a3，sel为选择信号，y为输出信号。

LIBRARYIEEE；

USEIEEE.STD_LOGIC_1164.ALL；

ENTITYselection4IS

PORT（a：INSTD_LOGIC_VECTOR（3

DOWNTO0）；

sel：INSTD_LOGIC_VECTOR（1