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基于VHDL语言的波形
发生器的设计
基于VHDL语言的波形发生器的设计
利用FPGA芯片信号发生器的设计。当按下开关1时产生三
角波，当按下开关2时产生正弦波，当按下开关3时产生方波。
本次设计采用xilinx公司的ISE设计工具，在zedboard开发板
中的xc7z020芯片上用VHDL来实现，并且利用ISE自带的
chipscop完成对FPGA内部的信号的读取。这样的设计具有体积
小，修改升级容易等特点。
本设计采用自顶向下、纯文本实现数字时钟的设计、下载和
调试。
1设计原理
本设计由信号产生，信号选择，信号控制输出三大模块组合
而成。其中信号产生模块有：三角波模块、方波模块、正弦波模
块。本设计采用K0～K2这三个按键为信号选择开关，选择信号
产生模块输出的信号。（顶层设计的例化语句见附录一）其RTL
图1-1:
RTL图1-1
2主要功能模块
u1:square方波产生模块；
u2:sin正弦波产生模块；
u3:delta三角波产生模块；
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u4:sig_control数据选择器模块；
u5,u6:为使用chipscope所需生成的IP核。
2.1u1方波产生模块（程序见附录二）
产生方波，初始化为幅值225的高电平，每有一次时钟上升
沿触发产生一次计数，当计数值达到128时跳到为0的低电平。
利用循环语句不断的产生高低电平的方波输出。原理如图2-1：
方波模块RTL图2-1
2.2u1正弦波产生模块（程序见附录三）
功能是产生正弦波，产用信号抽样的原理，在一个正弦信号
中等间隔的抽样64点，此64点的幅值作为一个正弦波数据表，
每有一次时钟上升沿触发便赋予输出端q一个点的数据，依次赋
值64个点的数据便完成一个周期的正弦波的输出。并利用循环
语句不断的产生正弦波的输出。原理如图2-2：
正弦波模块RTL图2-2
2.3u1三角波产生模块（程序见附录四）
功能是产生三角波，初始化为幅值为0，每有一次时钟上升
沿触发便进行幅值加1，当幅值达到最大255时，每有一次时钟
上升沿触发便进行幅值减1，当幅值减为0时完成一个周期的输
出。利用循环语句不断的产生幅值为255的波形的输出。原理图
如下：
三角波模块RTL图2-3
2.3u4数据选择器模块（见附录五）
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利用数据选择器模块可以对三角波，正弦波，方波进行三选一得
输出。当开关d0拨通，d1,d2均闭合时q端输出的是三角波；
当开关d1拨通，d0,d2均闭合时q端输出的是方波；
当开关d2拨通，d0,d1均闭合时q端输出的是正弦波；
数据选择器模块RTL图2-4
3硬件测试
当程序下载到硬件之后，采用chipscope实现对FPGA内部
信号的在线调试。
在FPGA已经下载程序的情况下，添加我们关心的信号或者接口，
将选定了端口Chipscope（不妨理解为一个嵌入的系统）加入到
程序后重新布局布线下载到FPGA中，此时我们就可以观察信号
和接口的值了。
在对ip核的设置中设置chipscope每次对信号的抓取为2048
个。
3.1对三角波的抓取
当选择信号K0置1，K1、K2置0时，信号发生器输出波
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