数字电路与逻辑设计 课件 3-逻辑电路结构与硬件描述 .pptx

逻辑电路结构与硬件描述片上微控制系统原理与项目设计第三讲

上节复习

课程讲授思路布尔逻辑量布尔逻辑运算布尔逻辑函数数字逻辑电路逻辑门逻辑电路逻辑符号真值表波形图电路功能信号代数式数学HDL硬件结构

逻辑电路结构因果系统只有输入发生变化输出才可能变化两种类型组合逻辑电路（组合电路）一个电路的输入相同时输出也相同任何一时刻的稳态输出仅仅取决于该时刻的输入，而与电路原来的状态无关时序逻辑电路（时序电路）相同输入在不同时刻的输出不同表明逻辑运算与时间有关任一时刻的输出不仅与该时刻输入变量有关，而且还与过去时刻电路内部电平有关具有记忆功能输入没变化，输出不可发生变化

组合电路任何一时刻的稳态输出仅仅取决于该时刻的输入与电路原来的状态无关无记忆功能数学描述X=(x1,…,xn)表示输入逻辑量Z=(z1,…,zm)表示输出逻辑量Z=F(X)表示逻辑函数F=(f1,...,fm)fi是zi与X之间的逻辑函数?

组合电路示例输入为A、B、C，输出是F1、F2，试判定它们是否为组合电路输出

组合电路示例通过比较相同的A、B、C组合其输出是否相同来判定是否为组合逻辑输出波形真值表A00001111000011110B00110011001100110C01010101010101010211100000110000111

组合电路示例?输入输出ABCF1F2000110011101011/001100100101011011000/111100/1

时序电路任一时刻的输出不仅与该时刻输入变量有关，而且还与过去时刻电路内部电平有关具有记忆功能触发器具有记忆功能的基本电路状态输出就是所要记忆的数状态转移当某输入信号发生某种特定变化时，触发器可以从一个稳定状态转换到另一个稳定态触发条件触发状态改变的条件产生状态转移的输入信号的特征高电平（值为1）、低电平（值为0）、上升沿（从低电平变为高电平的瞬间，值用?表示）、下降沿（从高电平变为低电平的瞬间，值用?表示）只有触发条件满足，状态才可能发生变化，否则状态不变，即保持操作。

时序电路状态当前状态（现态）Q触发时的状态触发后的状态（次态）Qn+1电路框图存储电路采用触发器构成存储电路来保存当前内部信号供将来使用组合电路将当前输入和当前保存的过去产生的内部信号组合产生当前输出和当前内部信号

时序电路信号输入X=(x1,x2,…,xn)状态Q=(q1,q2,…,qj)存储电路的状态输出组合电路的内部输入输出Z=(z１,z2,…,zm)激励Y=(y1,y2,…,yk)存储电路的激励信号组合电路的内部输出电路状态转移函数Qn+1=H(X,Q)输出函数Z=F(X,Q)激励函数Y=G(X,Q)

时序电路确定输入输出及触发条件B变化时A不一定变化A变化时B一定变化A在B下降沿变化A输出，B输入B下降沿触发

时序电路确定输入输出及触发条件B、C不变时A变化A、C不变时B变化A不是输出C在A或B上升沿变化A、B输入，C输出A和B上升沿触发B不是输出C变化时A或B必变化

课程讲授思路布尔逻辑量布尔逻辑运算布尔逻辑函数数字逻辑电路逻辑门逻辑电路逻辑符号真值表波形图电路功能信号代数式数学HDL硬件结构

硬件描述语言逻辑符号基本器件逻辑运算触发器专用集成电路功能电路通过连接线将所用的逻辑符号连接在一起构成电路硬件描述语言采用专用语句以文本描述的方式构建功能电路减少对逻辑化简的过度依赖直观地利用规定的运算符来实现功能有利于大规模电路的实现逻辑符号方式直观看出逻辑关系、容易定义连接信号复杂的逻辑电路需要太多的符号及连接线描述麻烦硬件描述语言减少复杂逻辑的符号描述，便于维护设计者不易形成整体框架，不直观逻辑符号与硬件描述语言同时使用两者本质是一致的逻辑符号描述应用在模块级，用来描述整个电路的构架硬件描述语言侧重于功能级描述及系统的实现做到“电路在心中，程序在手中”避免设计过度软件化而导致电路连接关系较乱。

硬件描述语言逻辑符号硬件描述语言电路描述基本单元：逻辑运算、触发器、专用集成电路功能电路：通过连接线将所用的逻辑符号连接在一起构成电路采用专用语句以文本描述优点可以直观看出逻辑关系，并非常容易定义连接信号可以减少对逻辑化简的过度依赖；可以直观地利用规定的运算符来实现功能，有利于大规模电路的实现；可以减少复杂逻辑的符号描述，并且便于维护缺点复杂的逻辑电路需要太多的符号及连接线，比较麻烦不直观，设计者不易形成整体框架应用模块级，用来描述整个电路的构架功能级描述及系统的实现电路在心中，代码在手中避免设计过度软件化而导致电路连接关系较乱

VerilogHDL模块最基本设计单元模块声明由模块名称和模块输入输出端口列表组成module模块名(端口名1,端口名2,...,端口名