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EDA项目教程
——基于VHDL与FPGA;项目5点阵广告牌的设计与实现;5.1分频器;2.实体的确定;3.结构体的确定;;4.库和程序包的确定;5.波形仿真;5.1.2偶数分频器;2.实体的确定;3.结构体的确定;3.结构体的确定;3.结构体的确定;4.库和程序包的确定;5.波形仿真;5.2寄存器的设计;LIBRARYieee;
USEieee.std_logic_1164.ALL;
ENTITYregistIS
PORT(clk,oe:INstd_logic;
d:INstd_logic_VECTOR(7DOWNTO0);
q:BUFFERstd_logic_VECTOR(7DOWNTO0));
ENDregist;
;ARCHITECTUREAOFregistIS
SIGNALqtemp:std_logic_VECTOR(7DOWNTO0);
BEGIN
PROCESS(clk,oe)
BEGIN
IFoe=0THEN
IFclkEVENTANDclk=1THEN
qtemp=d;
ENDIF;
ELSE
qtemp=ZZZZZZZZ;
ENDIF;
q=qtemp;
ENDPROCESS;
ENDA;
;5.2.2循环移位寄存器;LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYSHIFTREGIS
PORT(CLK,LOAD:INSTD_LOGIC;
DATA:INSTD_LOGIC_VECTOR(4DOWNTO0);
DOUT:BUFFERSTD_LOGIC_VECTOR(4DOWNTO0));
ENDSHIFTREG;
;ARCHITECTUREaOFSHIFTREGIS
BEGIN
Process(CLK)
BEGIN
IFCLKEVENTANDCLK=1THEN
IFLOAD=1THENDOUT=DATA;
ELSE
DOUT(4DOWNTO1)=DOUT(3DOWNTO0);
DOUT(0)=DOUT(4);
ENDIF;
ENDIF;
ENDPROCESS;
ENDa;
;5.2.3双向移位寄存器;LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYDREGIS
PORT(CLK,RESERT,DSL,DSR:INSTD_LOGIC;
M:INSTD_LOGIC_VECTOR(1DOWNTO0);
PRED:INSTD_LOGIC_VECTOR(4DOWNTO0);
DOUT:BUFFERSTD_LOGIC_VECTOR(4DOWNTO0));
ENDDREG;
;ARCHITECTUREaOFDREGIS
BEGIN
Process(CLK,RESERT)
BEGIN
IFCLKEVENTANDCLK=1THEN
IFRESERT=1THEN
DOUT=(OTHERS=0);--相当于DOUT=00000
ELSE
IFM(1)=0THEN
IFM(0)=0THEN
NULL;--NULL为空操作,保持
;ELSE
DOUT=DSRDOUT(4DOWNTO1);--数据右移
ENDIF;
ELSIFM(0)=0THEN
DOUT=DOUT(3DOWNTO0)DSL;--数据左移
ELSE
DOUT=PRED;--预置数
ENDIF;
ENDIF;
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