LED显示及秒表计时器设计.pdfVIP

LED秒表计时器实验

实验目的：1、掌握QuartusII6.0等EDA工具软件的基本使用；

2、熟悉VHDL硬件描述语言编程及其调试方法；

3、学习用FPGA控制LED电路实现显示器设计。

实验内容：

基于LED显示器可以进行电子表、秒表计时器、出租车计价器、频率计等复杂电路系

统设计，本实验以秒表计时器为例，继续介绍Quartus编程环境以及VHDL语言与原理图混

合编程应用。仅给出设计思路和必要的程序，请大家参照LED译码器实验的步骤完成。

本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是用VHDL语

言描述的在FPGA上实现。它具有开关、计时、时钟和显示功能。

计时器的设计功能：

（1）精度应大于1/100s

（2）计时器的最长计时时间为1小时，在一般的短时间计时应用中，1小时应该足够

了。为此需要一个6位显示器，显示最长时间为59分59.99秒。

（3）设置复位和启/停开关

复位开关用来使计时器清0。启/停开关的使用方法与传统的机械计时器相同，即按一下

启/停开关，启动计时器开始计时，再按一下启/停开关计时终止。复位开关可以在任何情况

下使用，即使在计时过程中，只要按一下复位开关，计时进程应立即终止，并对计时器清零。

整体设计方案：

为了便于描述，将整个计时控制芯片分成4个子模块：分频器子模块（fpq）,十进制计

数器子模块（cnt10）,六进制计数器子模块（cnt6）,和译码显示子模块（decorder4_7）,各模

块之间信号连接关系的方框图如下：

程序设计：

各模块程序及生成的符号文件如下：

1、分频器子模块fpq模块设计

--本程序实现由4MHz晶振分频得到100Hz计数脉冲信号

--分频数计算：4000000/100=40000

libraryIEEE;

useIEEE.STD_LOGIC_1164.ALL;

useIEEE.STD_LOGIC_ARITH.ALL;

useIEEE.STD_LOGIC_UNSIGNED.ALL;

entityfpqis

generic(framlenr:integer:=40000);

Port(clk:instd_logic;

bclk:outstd_logic);

endfpq;

architectureBehavioraloffpqis

begin

process(clk)

variablecnt:integer;

begin

ifrising_edge(clk)then

ifcnt=framlenrthencnt:=0;bclk=0;

elsifcnt=framlenr/2thencnt:=cnt+1;bclk=1;

elsecnt:=cnt+1;bclk=0;

endif;

endif;

endprocess;

endBehavioral;

生成的符号：

2、十进制计数器子模块（cnt10）.

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYcnt10IS

PORT(reset,en,clk:INSTD_LOGIC;

carry:OUTSTD_LOGIC;

q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));

ENDCNT10;

ARCHITECTURErtlOFcnt10IS

SIGNALqs:STD_LOGIC_VECTOR(3DOWNTO0);

SIGNALca:STD_LOGIC;

BEGIN

PROCESS(clk)

BEGIN

IF(clkEVENT