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10进制计数器

1.实验目的

了解时序逻辑电路的分析方法，掌握任意进制计数器的反馈清零法和反馈置数法，并

对Quartus软件有更为深入的了解。

2.实验内容

1）使用Verilog语言实现10进制计数器设计

2）在Quartus中仿真波形

3）使用DE0开发板下载、验证，数码管上显示0-9，同时使用4位发光二极管

3.代码分析

1)本程序主要通过变量cnt的计数来完成模十的计数。每当cnt达到9后下一次便清

零，完成一次循环。

2)主模块中首先定义了本次实验的所有输入输出接口及其中的一些连线。

moduleexp6(clk,o);

inputclk;

output[10:0]o;//seg7led4

wire[10:0]o;

wirecp;

reg[3:0]cnt;

3)然后程序的时钟转换模块将内置的50MHz的时钟转化成为1Hz的时钟，并用它计

数后输出至数码管和LED上。

freqDivFA0(clk,cp);//tochangetheclockrate

SEG7_LUTFA1(o,cnt);//tooutputdata

always@(posedgecp)//tocount

begin

if(cnt4d9)cnt=cnt+1b1;

elsecnt=4b0;

end

endmodule

4)时钟转换模块中同样先定义了各个输入输出接口，由于cnt要计数到，

故设为32位。

//tochangetheclockrate

modulefreqDiv(in_50MHz,out_1Hz);

inputin_50MHz;

outputout_1Hz;

regout_1Hz;

reg[31:0]cnt;

5)然后通过cnt的计数来转换时钟频率：

always@(posedgein_50MHz)

begin

if(cnt32

begin

cnt=cnt+1B1;

end

else

begin

cnt=32b0;

out_1Hz=~out_1Hz;

end

end

endmodule

6)在输出模块中，先定义了4位的数据输入和7位的数码管输出和4位LED灯输出，

并将输出设为寄存器变量。

//outputdata

moduleSEG7_LUT(oSEG,iDIG);

input[3:0]iDIG;

output[10:0]oSEG;

reg[10:0]oSEG;

7)接着程序根据输入的数据选择输出的信号。

always@(iDIG)

begin

case(iDIG)

4h1:oSEG=11b00011111001;//t

4h2:oSEG=11b00100100100;//||

4h3:oSEG=11b00110110000;//ltrt

4h4:oSEG=11b01000011001;//||

4h5:oSEG=11b01010010010;