VHDL与数字电路设计.pptVIP

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2024-11-06 发布于广东
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VHDL与数字电路设计.ppt

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Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;EntitytopisPort(clk:instd_logic;spkout:outstd_logic);Endtop;Architecturea1oftopiscomponenttonePort(index:inintegerrange0to16;tone:outintegerrange0to16#7FF#);endcomponent;componentspeakerPort(clk:instd_logic;Freq_in:inintegerrange0to16#7FF#;speaker:outstd_logic);endcomponent;signalindex1:integerrange0to16;signaltone2:integerrange0to16#7FF#;signalck4:std_logic;beginprocess(clk)variableq:std_logic_vector(17downto0);Beginifclkeventandclk=1thenq:=q+1;endif;ck=q(17);endprocess;process(ck)Beginifckeventandck=1thenifindex1=15thenindex1=0;elseindex1=index1+1;endif;endif;endprocess;u1:toneportmap(index1,tone2);u2:speakerportmap(clk,tone2,spkout);Enda1;A/D转换控制ADC0809是CMOS的8位A/D转换器,片内有8路模拟开关,可控制8个模拟量中的一个进入转换器中。ADC0809的分辨率为8位,转换时间约100us,含锁存控制的8路多路开关,输出有三态缓冲器控制,单5V电源供电。双列直插式封装,共有28条引脚。引脚说明：（1）IN0~IN7：8路模拟电压输入，用于输入被转换的模拟电压信号。（2）地址输入和控制ALE为地址锁存允许控制，高电平有效。当其为高电平时，ADDA.ADDB和ADDC三条地址线上地址信号得以锁存。（3）数字量输出及控制线START为“启动脉冲”输入，宽度应大于100ns，上升沿清零内部寄存器，下降沿启动ADC工作。EOC为转换结束输出线，该线上高电平表示转换结束。D0~D7为数字量输出线，D7为最高位。OE为“输出允许”线，高电平有效。（4）电源线及其它CLOCK为时钟输入线，用于提供逐次比较所需640KHz时钟脉冲序列。VCC为+5V电源输入线，GND为地线。VREF（+）和VREF（-）为参考电压输入线。VREF（+）常VCC相连，和和VREF（-）常接地或负电源电压。精选2021版课件*A/D转换控制A/D采样控制显示电路D[7..0]Q[7..0]ClkEocOEAddaALEStartLibraryieee;Useieee.std_logic_1164.all;ENTITYADCINTISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);--0809的8位转换数据输出CLK,EOC:INSTD_LOGIC;--CLK是转换工作时钟ALE,START,OE,ADDA:OUTSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDADCINT;ARCHITECTUREbehavOFADCINTISTYPEstatesIS(st0,st1,st2,st3,st4,st5,st6);--定义各状态子类型SIGNALcurrent_state,next_state:states:=st0;SIGNALREGL :STD_LOGIC_VECTOR(7DOWNTO0);SIGNALLOCK :STD_LOGIC;