CPLD复习题 _原创精品文档.pdfVIP

课堂习题一

一．填空题

1、基于EDA软件的FPGA/CPLD设计流程为：

原理图/HDL文本输入综合适配编程下载硬件测试。

2、IP分为软IP、硬IP、固IP。其中用VHDL等硬件描述语言描述的功能块

是软IP。硬IP提供掩模。固IP完成了综合的功能块。

3、将抽象的层次中的一种表述转化成另一种表述的过程称为综合。

4、EDA的中文含义是电子设计自动化。

5、在EDA中，IP的中文含义是知识产权。

6、一个完整的EDA设计是（自地向上/自顶向下）的具体实施过程。

7、仿真工具可以完成两种不同级别的仿真，分别是功能仿真和时序仿真。

二、判断题

1、FPGA全称为复杂可编程器件。（错）

2、Altera公司生产的器件中，MAX7000系列属FPGA结构。（错）

3、QuartusII是Altera提供的FPGA/CPLD集成开发环境。（对）

4、综合可以理解为将软件描述与给定的硬件结构用电路网表文件表示的映射过

程，并且这种映射关系是唯一的（即综合结果是唯一的）。（错）

三、论述题

1、请画图说明FPGA的开发流程.

2、什么叫功能仿真？什么叫时序仿真？两者有什么区别。

时序仿真：接近真实器件运行特性的仿真。

功能仿真：直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模

拟。

区别：（1）时序仿真中已包含了器件硬件特性参数，而功能仿真不涉及任何

具体器件的硬件特性，甚至不经历综合和适配过程。

（2）时序仿真仿真精度高，仿真文件必须来自针对具体器件的综合器

和适配器；功能仿真设计耗时短，对硬件库、综合器等没有任何要求。

3、可编程设计的优点

一、填空题

1、MAX3000A的结构中包含五个主要部分，分别是逻辑阵列块、宏单元、扩展乘

积项、可编程连线阵列和I/O控制块。

2、每个逻辑阵列块包含16个宏单元。

3、多个LAB之间通过可编程连线阵和全局总线连接在一起。

4、宏单元由3个功能块组成，分别是逻辑阵列、乘积项选择矩阵、可编程寄存

器。

5、每个宏单元含有共享扩展乘积项和并行扩展乘积项，它们可以向每个宏单元

提供最多7个乘积项。

6、宏单元中可编程寄存器可以单独的被配置为带有可编程时钟控制的D、T、JK

或SR触发器。

7、宏单元中的可编程寄存器有三种时钟输入模式，分别为全局时钟信号、全局

时钟信号由高电平有效的时钟信号使能和用乘积项实现一个阵列时钟。

8、CPLD中通过EEPROM单元可以选择驱动LAB的PIA信号。

9、CPLD的I/O引脚可以被配置为输入、输出和、双向工作方式。

10、I/O引脚的三台缓冲器控制端信号可以选择6或10个全局输出使能信号来

进行控制。

二、判断题

1、CPLD的有3个全局输入端口。

2、CPLD的全局输入端口中有2个使能信号。

3、宏单元寄存器时钟的配置方式中，由乘积项提供时钟的方式速度快。

4、宏单元中的逻辑阵列可以实现时序电路。

5、宏单元寄存器的异步清零与复位都是由乘积项选择矩阵提供的。

6、PIA可以认为是一种可编程全局总线。

7、CPLD的宏单元可以单独地配置为时序逻辑和组合逻辑。

8、共享扩展乘积项是从邻近宏借位而来。

课堂习题二

一、填空题

1、LE的核心器件包括查找表LUT、进位链和可编程寄存器。

2、每个LE的输出包含行、列与直连布线，进位链和寄存器链。其中有三个输

出驱动内部互连。

3、LE中的可编程寄存器可以被配置为触发器。

4、寄存器打包指的是在一个LE中，LUT驱动一个输出，而寄存器驱动另一个输

出。

5、寄存器反馈模式允许在一个LE中寄存器的输出作为反馈信号，加到LUT的一

个输入上，在一个LE中完成反馈。

6、LE的工作模式分为普通模式和算术模式。

7、普通模式下的LE适合通用逻辑应用和组合逻辑的实现。

8、算术模式下的单个LE中包含有两个3输入的LUT。

9、Cyclone3器件主要由逻辑阵列块、嵌入式存储器块、嵌入式硬件乘法器、

I/O单元和嵌入式PLL组成。

10、每个Cyclone3的LAB包含16个LE。

二、判断题

1、FP