Verilog HDL数字集成电路设计原理与应用课件：仿真测试工具和综合工具.ppt

图7.2-7载入设计文件5．仿真

用鼠标左键选择NCLaunch界面右窗口中Snapshots下的顶层实体(snapshots/worklib.

shiftregist_tb:module)。?然后选择Tool/Simulator菜单命令，在弹出的对话框中单击“确定”按钮，将弹出仿真器窗口。弹出的默认窗口有两个，点击DesignBrowser/SimVision窗口工具栏中的波形按钮，开启波形仿真窗口。

展开DesignBrowser/SimVision窗口左边浏览器中的Simulator，在右边的列表中选择希望观察的信号。然后，点击鼠标右键选择sendtoWaveformWindows。根据实际波形的需要，在Waveform/SimVision窗口内把时间显示单位换成μs、ns或ps，然后开始仿真，有两种方法：

(1)选择Simulation/Run或者直接点击工具栏中的“开始”按钮，开始波形仿真。如果加入了新的信号，需要重新仿真，点击复位，再次仿真。

(2)在Console窗口直接输入命令使仿真一段时间，如输入run2000ns。仿真验证在整个项目的过程中有着重要的意义，科学合理的仿真方法和仿真技巧可以达到事半功倍的效果；反之，如果只是一味地进行理论分析而不会利用多种工具的优点，则可能会使实际项目寸步难行。

设计者在设计过程中应时刻仿真验证自己的设计。一个系统由很多模块构成，建议每个模块完成后都进行完整的仿真测试，不要等到整个系统完成了再仿真。这样可以缩短整个设计的周期，提高设计效率。

逻辑综合是前端电路模块设计的重要步骤之一。逻辑综合是在标准单元库和特定设计约束的基础上，把设计的高层次描述转换成优化的门级网表的过程。DesignCompiler是Synopsys公司用于电路逻辑综合的核心工具，7.3综合工具它可以方便地将HDL语言描述的电路转换到基于工艺库的门级网表，它是ASIC设计领域使用较多的逻辑综合工具之一。FPGA逻辑综合领域存在着多种逻辑综合工具，其中Synplify以其逻辑综合速度快、逻辑综合效果好而备受关注，成为FPGA设计逻辑综合的常用工具。7.3.1Synplify的使用

Synplify、SynplifyPro和SynplifyPremier是Synplicity公司(Synopsys公司于2008年收购了Synplicity公司)提供的专门针对FPGA和CPLD实现的逻辑综合工具，Synplicity的工具涵盖了可编程逻辑器件(FPGAs、PLDs和CPLDs)的综合、验证、调试、物理综合及原型验证等领域。

SynplifyPro是高性能的FPGA综合工具，为复杂可编程逻辑设计提供了优秀的HDL综合解决方案：包含的BEST算法可对设计进行整体优化；自动对关键路径做Retiming，可以提高性能25%以上；支持VHDL和VerilogHDL的混合设计输入，并支持网表*.edn文件的输入；增强了对SystemVerilog的支持；Pipeline功能提高了乘法器和ROM的性能；有限状态机优化器可以自动找到最优的编码方法；在Timing报告和RTL视图及RTL源代码之间可进行交互索引；自动识别RAM，避免了繁复的RAM例化。SynplifyPremier是功能强大的FPGA综合环境。SynplifyPremier不仅集成了SynplifyPro所有的优化选项，而且集成了专利的Graph-BasedPhysicalSynthesis综合技术，并提供有FloorPlan选项，是业界领先的FPGA物理综合解决方案，能把高端FPGA性能发挥到最好，从而可以轻松应对复杂的高端FPGA设计和单芯片ASIC原型验证。这些特有的功能包括：全面兼容ASIC代码；支持GatedClock的转换；支持DesignWare的转换。同时，因为整合了在线调试工具Identify，极大地方便了用户进行软硬件协同仿真，确保设计一次成功，从而大大缩短了整个软硬件开发和调试的周期。Identify是RTL级调试工具，能够在FPGA运行时对其进行实时调试，加快整个FPGA验证的速度。Identify软件有Instrumentor和Debugger两部分。在调试前，通过Instrumentor设定需要观测的信号和断点信息，然后进行综合，布局布线。最后，通过Debugger进行在线调试。SynplifyPremierHDLAnalyst提供优秀的代码优化和图形化分析调试界面；Certify确保客户在使用多片FPGA进行ASIC/SoC验证时快速而高效地完成工作；现在Synopsy