Verilog HDL数字集成电路高级程序设计课件：仿真测试工具和综合工具.ppt

与Wave窗口一样，List窗口可以保持数据的列表格式和列表内容。在List窗口中选择File/Save，在弹出的SaveFormat对话框中输入保存列表的名称，点击保存就可以了。数据列表也是一个.do的可执行脚本文件，可以通过命令dofile_name.do打开列表文件。在File/WriteList选项下选择一种格式，完成对列表内容的保存。列表内容文件是lst格式的文件，要查看文件内容是可通过记事本打开该文件。12．Modesim常用交互命令Modelsim图形提供了多种指令，既可以是单步指令，通过在主窗口的命令窗口中输入命令；也可以构成批处理文件（如DO文件），用来控制编辑、编译和仿真流程。run指令指令格式：Run[timesteps][time_unit]其中，参数timesteps（时间步长）和time_unit（时间单位）是可选项，time_unit可以是fs（10-15s），ps（10-12s），ns（10-9s），ms（10-6s），sec（s）这几种。例如，“run”表示运行；“run1000表示运行1000个默认的时间单元（ps）”；“run3500ns”表示运行3500ns；“run-continue”表示继续运行；“run-all”表示运行全程。force指令指令格式：forceitem_namevalue[time]，[value][time]其中，参数item_name不能默认，它可以是端口信号，也可以是内部信号，而且还支持通配符号，但只能匹配一个；参数value也不能默认，其类型必须与item_name一致；time是可选项，支持时间单元。例如，“forceclr1”；“forceclr1100”表示经历100个默认时间单元延迟后为clr赋值为1；“forceclr1，01000”表示为clr赋值1后，经历1000默认时间单元延迟后为clr赋值0。force-repeat指令格式：force开始时间开始电平值，结束电平值忽略时间-repeat周期指令功能：每隔一定的周期（period）重复一定的force命令。该指令常用来产生时钟信号。例如，“forceclk00，130-repeat100”（-repeat指令可以用-r替代）表示强制clk从0时间单元开始，起始电平为0，结束电平为1，忽略时间（即0电平保持时间）为30个默认时间单元，周期为100个默认时间单元，占空比为（100-30）/100=70%。force-cancel指令指令格式：force-cancelperiod指令功能：执行period周期时间后取消force命令。例如，“forceclk00，130-repeat60-cancel1000”表示强制clk从0时间单元开始，直到1000个时间单元结束。view指令指令格式：view窗口名指令功能：打开Modelsim的窗口例如，“viewsource”是打开源代码窗口；“viewwave”是打开波形窗口；“viewdataflow”是打开数据流窗口。13．DO文件在Modelsim中创建一个DO文件，在该DO文件中要完成向波形窗口添加信号，并给这些信号提供激励，而后进行仿真。选择File/New/Source/Do，创建一个DO文件。在窗口中敲入以下命令行：vlibwork//新建work库vmapwork//将work库映射到当前工作目录vlogshiftregist.vtestbench_shiftregist.v//编译shiftregist.vtestbench_shiftregist.v文件vsimshiftregist.v//仿真work库中名为testbench_shiftregist模块addwave/testbench_shiftregist.v/*//将testbench_shiftregist所有信号加入到波形图中run2000viewdataflow将以上文件保存为shiftregist.do文件，每次用命令doshiftregist.do就可以自动执行想要的仿真动作。7.2.2NC-Verilog的使用1．