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HDL考前小结

名词解释(专业术语的对应关系)：

可编程阵列逻辑（PAL）、可编程逻辑器件（PLD）、大规模可编程逻辑器件两种：复杂可编程逻辑器件（CPLD）、现场可编辑门阵列（FPGA）；电子设计自动化（EDA）、电子设计系统自动化（EsDA）、自底向上（Bottom-Up）、自顶向下（Top-Down）、专用集成电路（ASIC）、可配置逻辑模块（CLB）、输入输出模块（IOB）、硬件描述语言（HDL）、寄存器传输级（RTL）、X(逻辑值不确定)、Z（高阻，浮动状态）、posedge（上升沿）、negedge（下降沿）、电路功能模块（IP）、TTL、仿真平台（Testbench）、UDP(用户自定义原语)

二、选择题（语法、EDA的基本概念、课件）

基础了解：

1、标识符和关键字

关键字是语言中预留的用于定义语言结构的特殊标识符。Verilog中关键字全部小写。

标识符是程序代码中对象的名字，程序员使用标识符来访问对象。Verilog中标识符由字母数字字符、下划线和美元符号组成，区分大小写。其第一个字符必须是数字字符或下划线。

regvalue; //reg是关键字；value是标识符

2.FPGA技术概述与特点

以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统并最终形成集成电子系统或专用集成芯片的一

门新技术。

3、FPGA技术的特点

用软件的方式设计硬件

②设计过程中可用有关软件进行各种仿真

③系统可现场编程，在线升级

④片上系统，体积小、功耗低、可靠性高

数字系统的设计准则

①．分割准则

②．系统的可观测性

③．同步和异步电路

④．最优化设计

系统设计的艺术

三、简答题

串行、并行语句：

verilogHDL的module里一般由块语句组成,块语句既有并行块又有串行块,块与块之间是并行执行,顺序块内是串行执行,并行块内是并行执行.

常用形式为initial和always形式里插入块语句。

串行块：用begin、end标志的块。

并行块：fork……..join标志

块内的语句是顺序执行的；每条语句的延迟时间是相对于前一条语句的仿真时间而言的；直到最后一条语句执行完，程序流程控制才跳出该顺序块。

同步复位、异步复位的优缺点及区别（自己理解总结性回答）：

同步逻辑电路的优缺点：

优点：

??同步复位利于基于周期机制的仿真器进行仿真

??使用同步复位可以设计100%的同步时序电路，有利于时序分析，其综合结果的频率往往较高

??同步复位仅在时钟的有效沿生效，可以有效地避免因复位电路毛刺造成的亚稳态和错误

缺点：

??很多目标器件(如FPGA和CPLD)和ASIC库的触发器本身并不包含同步复位端口，使用同步复位会增加更多逻辑资源

??同步复位的最大问题在于必须保证复位信号的有效时间足够长，这样才能保证所有触发器都能有效地复位。实际上，只有同步复位大于时钟最大周期，加上同步信号穿过的组合逻辑路径延时，再加上时钟偏斜时，才能保证同步复位可靠、彻底。

异步复位电路的优缺点：

优点：

??由于多数目标器件时和ASIC库的触发器都包含异步复位端口，异步复位会节约逻辑资源

??异步复位设计简单

??对于大多数FPGA，都有专用的全局异步复位/置位资源(GSR，GlobalSetReset)，使用GSR资源，异步复位到达

所有寄存器的偏斜(skew)最小

缺点：

??异步复位的作用和释放与时钟沿没有直接关系，异步复位生效时问题并不明显;但是当释放异步复位时，如果异步复位

信号释放时间和时钟的有效沿到达时间几乎一致，则容易造成触发器输出为亚稳态，形成逻辑错误

??如果异步复位逻辑树的组合逻辑产生了毛刺，则毛刺的有效沿会使触发器误复位，造成逻辑错误

二者的区别：

指定同步复位时，always的敏感表中仅有时钟沿信号，仅仅当时钟沿采到同步复位的有效电平时，才会在时钟沿到达时刻进行复位操作。

??如果目标器件或可用库中的触发器本身包含同步复位端口，则在实现同步复位电路时可以直接调用同步复位端。

??为了提高复位电路的优先级，一般在电路描述时使用带有优先级的if...else结构，复位电路在第一个if下描述，其他电路在else或else...if分支中描述。指定异步复位时，只需在always的敏感表中加入复位信号的有效沿即可，当复位信号有效沿到达时，无论时钟沿是否有效，复位都会立即发挥其功