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VerilogHDL教程

提纲：

第一节Verilog简介

第二节HDL入门指南

第三节Verilog语言要素

第四节Verilog中的表达式

第五节门级电路模型化

第六节Verilog编码技术

第七节设计练习进阶(10个设计例子和分析)

Verilog简介

VerilogHDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

VerilogHDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，VerilogHDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。

VerilogHDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。VerilogHDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，VerilogHDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。

历史：

VerilogHDL语言最初是于1983年由GatewayDesignAutomation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用，VerilogHDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中，VerilogHDL语言于1990年被推向公众领域。OpenVerilogInternational（OVI）是促进Verilog发展的国际性组织。1992年，OVI决定致力于推广VerilogOVI标准成为IEEE标准。这一努力最后获得成功，Verilog语言于1995年成为IEEE标准，称为IEEEStd1364－1995。完整的标准在Verilog硬件描述语言参考手册中有详细描述。

主要能力：

下面列出的是Verilog硬件描述语言的主要能力：

*基本逻辑门，例如and、or和nand等都内置在语言中。

*用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。

*开关级基本结构模型，例如pmos和nmos等也被内置在语言中。

*提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。

*可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。

*VerilogHDL中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。

*能够描述层次设计，可使用模块实例结构描述任何层次。

*设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。

*VerilogHDL不再是某些公司的专有语言而是IEEE标准。

*人和机器都可阅读Verilog语言，因此它可作为EDA的工具和设计者之间的交互语言。

*VerilogHDL语言的描述能力能够通过使用编程语言接口（PLI）机制进一步扩展。PLI是允许外部函数访问Verilog模块内信息、允许设计者与模拟器交互的例程集合。

*设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RTL）到算法级，包括进程和队列级。

*能够使用内置开关级原语在开关级对设计完整建模。

*同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。

*VerilogHDL能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。

*在行为级描述中，VerilogHDL不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。

*能够使用门和模块实例化语句在结构级进行结构描述。

*VerilogHDL的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。

*VerilogHDL还具有内置逻辑函数，例如（按位与）和（按位或）。

*高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。

*可以显式地对并发和定时