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同步异步复位、上升沿触发D触发器

经过了锁存器和触发器的比较，你就可以大概的清楚了：为什么在fpga设

计中，能用D触发器的地方尽量不用锁存器。

一个时序器件（指触发器或锁存器）就是一个一位器。锁存器是电平敏

感器件，触发器是沿触发器件

触发器也被称为寄存器，在程序中体现为对上升沿或下降沿的探测，

VERILOG中采用如下方法表示：

（posedgeClk)上升沿

(negedgeClk)下降沿

但是在fpga实际设计中，几乎90%的设计都采用上升沿触发。

D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器。

D触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情

况下输出才变化。两个D锁存器可以构成一个D触发器,归根到底还是DFF是

边沿触发的，而latch是电平触发的。锁存器的输出对输入透明的，输入是什么，

输出就是什么，这就是锁存器不稳定的，而触发器是由两个锁存器构成的一

个主从触发器，输出对输入是不透明的，必须在时钟的上升/下降沿才会将输入

体现到输出，所以能够消除输入的毛刺信号。

如果使用门电路来latch和DFF，则latch消耗的门资源比DFF要少，

这是latch比DFF优越的地方。所以，在ASIC中使用latch的集成度比DFF

高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF

单元，一个LATCH需要多个LE才能实现。latch是电平触发，相当于有一个使

能端，且在激活（在使能电平的时候）相当于导线了，随输出而变化。在非

使能状态下是保持原来的信号，这就可以看出和flip-flop的差别，其实很多时

候latch是不能代替ff的。

一般的设计规则是：在绝大多数设计中避免产生latch。它会设计的时序

，并且它的隐蔽性很强，非老手不能查出。latch最大的危害在于不能过滤

毛刺。这对于下一级电路是极其的。所以，只要能用D触发器的地方，就不

用latch。有些地方没有时钟，也只能用latch了。

不带复位的D触发器（可以源程序）：

带异步复位的D触发器：

其实复位和置位的最终目的都是为了系统复位的时候有一个既定的状态。经

过了触发器，输出比输入延时了一个时钟周期，所以触发器可以用来作为延

时、沿的检测，详细见例程：上升沿和下降沿检测。