【电子与通信】第六章 时序逻辑电路的分析和设计.ppt

第六章时序逻辑电路的分析和设计;

同步时序逻辑电路：

某时刻电路的稳定输出与该时刻的输入和电路的状态有关。

异步时序逻辑电路：

电路中没有统一的时钟脉冲，电路状态的改变是由外部输入信号的变化直接引起的。;§6.1时序逻辑电路的根本概念;3、特点：1〕它由组合电路和存储电路组成。2〕时序逻辑电路中存在反响，因而电路的工作状态与时间因素相关，即时序电路的输出由电路的输入和电路原来的状态共同决定。;输入变量;三、时序逻辑电路功能的描述方法：;4、时序图：时序电路的工作波形图。

5、Mealy型电路：输出信号不仅与存储电路的输出状态有关，而且还与时序电路的输入信号有关。Z=F1〔X，Qn〕

6、Moore型电路：输出信号仅与存储电路的输出状态有关。Z=F1〔Qn〕;§6.2时序逻辑电路的分析方法

一、时序逻辑电路的分析：就是根据给定的时序逻辑电路图，通过分析，求出它的输出Z的变化规律，以及电路状态Q的转换规律，进而说明该时序电路的逻辑功能和工作特性。

;2、将驱动方程代入相应触发器的

特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。

3、根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。

4、用文字描述给定时序逻辑电路的逻辑功能。;;例1：P217;;;;例2：P219;;;;例3：分析以下图：设同步时序逻辑电路的初始状态为“00〞，输入序列为，作出电路的状态和输出响应序列，说明电路功能。;;;;例4：P221;;P222;§6.3同步时序逻辑电路的设计方法;画出原始状态图是设计的最关键步骤：;P223;一、建立原始状态图和原始状态表：;2〕根据需要记忆的信息增加新的状态。

应根据问题中要求记忆和区分的信息去考虑设立每一个状态。一般说来，假设在某个状态下出现的输入信号能用已有状态表示时，才令其转向新的状态。;2〕状态化简：使状态数目减少，从而可以

减少电路中所需触发器的个数或门电路的

个数。状态等价：是指在原始状态图中，如果有两个或两个以上的状态，在输入相同的条件下，不仅有相同的输出???而且向同一全次态转换，那么称这些状态是等到价的。但凡等价状态都可以合并.;例：某序列检测器有一个输入端X和一个输出端Z，输入端X输入一串随机的二进制代码，当输入序列中出现011时，输出Z产生一个1输出，平时Z输出0。典型输入、输出序列如下：

输入X：101011100110

输出Z：000001000010

试作出该序列检测器的原始状态图和状态表。

;这里所谓的次态交错，是指在某种输入取值下，Si的次态为SJ，而SJ的次态为Si。;次态对等效是指状态Si和SJ的次态对Sk和SJ满足等价的两个条件。例如，状态S1和S2的次态对为S3和S4，它们既不相同，也没有与状态对S1,S2直接构成交错和循环。但是，状态S3和S4的输出完全相同，且其次态相同或交错或循环。;二、状态化简：;1〕作隐含表：隐含表是一个直角三角形网格，横向和纵向格数相同，即等于原始状态表中的状态数减1。隐含表中的方格是用状态名称来标注的，即横向从左到右按原始状态表中的状态顺序依次标上第一个状态至倒数第二个状态的状态名称，而纵向自上到下依次标上第二个状态至最后一个状态的状态名称。表中每个方格代表一个状态对。

2〕顺序比较，寻找等效状态对；;

对照原始状态表或图对每个状态对进行比较，结果有三：

a〕状态对等效；

b〕状态对不等效；

c〕状态对是否等效需进一步检查。〔将它们的次态对填入相应表格中〕。;3〕关联比较，确定等效状态对。;;;先看输出：A，B相同，C，D相同，C、D等价；在X=0时，A和B的次态相同为A，但在X=1时，A和B的次态为B和C，由于状态B和C在A=1时的输出不相同，所以B和C不等效，从而导致状态A和B不效。;例3：;1〕C、F等价；

2〕A、B对应的次态为C、F和B、A，而C、F等价，A、B和B、A交错，所以A、B等价；

3〕A、E对应的次态为：C和B、E，

而B、E对应的次态是F、C和A、E，

因为F、C等价;三、状态编码〔也称状态分配〕：

状态分配的根本原那么：〔加经验〕从而获得最正确或接近最正确的状态分配方案。

根本原那么：

1〕在相同输入条件下具有相同次态的现态，应尽可能分配相邻的二进制代码；

2〕在不同输入条件下，同一现态的次态应尽可能分配相邻邻的二进制代码；;3〕输出完全相同的现态应尽可能分配相