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实验报告4简单CPU设计与仿真

一、实验目的

理解并掌握CPU的根本电路结构及其设计方法，学会使用VerilogHDL对电路进行行为建模、结构建模以及仿真测试。

二、实验内容

利用VerilogHDL设计一个简单的CPU模型，并进行仿真测试。

要求该处理机能够实现以下指令系统：

3126

2521

2016

155

40

指令

000000

rd

rs1

?

rs2

andrd,rs1,rs2

000001

rd

rs1

imme

andird,rs1,imme

000010

rd

rs1

?

rs2

orrd,rs1,rs2

000011

rd

rs1

imme

orird,rs1,imme

000100

rd

rs1

?

rs2

addrd,rs1,rs2

000101

rd

rs1

imme

addird,rs1,imme

000110

rd

rs1

?

rs2

subrd,rs1,rs2

000111

rd

rs1

imme

subird,rs1,imme

001000

rd

rs1

imme

loadrd,rs1,imme

001001

rd

rs1

imme

storerd,rs1,imme

001010

disp

bnedisp

001011

disp

beqdisp

001100

disp

branchdisp

要求把指令的执行分为以下5个步骤，每个步骤用一个时钟周期。

1、取指令及PC+1周期

2、指令译码、读存放器及转移周期

3、ALU执行或者存储器地址计算周期

4、ALU指令结束周期或者存储器访问周期

5、写回周期

三、实验环境

PC机1台、Modelsim仿真软件1套。

四、实验步骤

1、电路结构设计与逻辑设计

ZERO多周期处理机的总体电路图

ZERO

多周期处理机的总体电路图

PC

存放器堆

ALU

A

B

ZERO

存储器

Address

Dataout

Detain

CS

OE

WE

WRITEMEM

ALUOP

ZERO

WRITEZERO

MUX

MUX

MUX

1

偏移量

符号扩展

立即数

符号扩展

WRITEREG

DI

AD

A1

A2

Q2

Q1

SELLOAD

SELST

偏移量

立即数

Rd

rs1

rs2

Rd

WRITEPC

MUX

IR

MUX

SELLDST

SELALUA

SELALUB

A

B

IM

WRITEIR

ZERO

OPCODE

控制部件

控制信号

2、建立Verilog模型

moduleTOP(clk,rst,start,memwe,memin,memaddr,zero,n,v,c,dataout);

inputclk,rst,start,memwe;

input[31:0]memin;

input[4:0]memaddr;

output[31:0]dataout;

outputn,v,c,zero;

wireclk,rst;

wirewritepc,selldst,writemem,writeir,selload,selst,writereg,selalua,writezero;

wire[5:0]opcode;

wire[1:0]aluop,selalub;

wirezero;

datapath u0(writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,selalub,aluop,writezero,clk,rst,memin,memaddr,memwe,zero,n,v,c,opcode,dataout);

control u1(clk,start,zero,opcode,writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,selalub,aluop,writezero);

endmodule

moduledatapath(writepc,selldst,writemem,writeir,selload,selst,writereg,selalua,selalub,aluop,writezero,clk,rst,memin,memaddr,memwe,zero,n,v,c,opcode,dataout);

inputwritepc,selldst,writemem,writeir,selload,selst,writereg,selalua,writezero,clk,rst,memwe;

input[1:0]selal