《FPGA数字信号处理设计流程》课件第1章.ppt

内部嵌入的硬IP资源：丰富的硬IP资源使用得当，不仅可以缩短系统设计周期，而且可以提高系统性能。所以我们要根据设计系统对硬IP资源的需求，选择不同型号的FPGA。

反熔丝编程与SRAM编程的比较：哪一种技术对本次设计更有意义？是需要反熔丝器件的高可靠性和低功耗？还是需要SRAM器件的可重复编程性？

从设计的角度考虑好以上几个因素后，在保证设计对FPGA的要求情况下就需要考虑价格的因素了，目前高端的FPGA价格还是比较昂贵的。如果低端FPGA能满足设计需要，尽量选择低端FPGA，这样可以大大节约设计成本。 1.4本章小结

要做出一个好的FPGA设计，必须对FPGA内部结构有一定的了解。本章先简单介绍了几种可编程技术的特点，使读者对目前FPGA可编程技术分类有一个大概的了解。接下来以XILINX公司FPGA为例，着重介绍了FPGA内部结构，包括可配置CLB、可配置I/O、块存储器、时钟管理器以及硬件乘法器。通过对这些内部最基本模块的介绍，可以让初学者对FPGA内部结构有一个初步的了解。本章还对目前XILINX主流产品进行了一些资源数据统计与性能分析，并给出了一些在FPGA选型方面的建议，为读者在选用不同FPGA型号时提供了一定的参考。图1.2.10WRITE_FIRST模式操作和时序READ_FIRST(读优先)模式：在READ_FIRST模式下，同时读写BlockRAM的同一地址时，先将该地址所指定缓冲器的数据读出，在写操作时不影响该数据，如图1.2.11所示。图1.2.11READ_FIRST模式操作和时序NO_CHANGE(输出不变)模式：在NO_CHANGE模式下，同时读写BlockRAM的同一地址时，数据仅写入相应的缓冲器，而不影响输出，输出缓冲器保持上一次读操作时的数据，如图1.2.12所示。图1.2.12NO_CHANGE模式操作和时序1.2.4数字时钟管理器(DCM)

Spartan-3E系列器件的DCM由三部分组成：数字延迟锁相环(DLL)、数字频率合成器(DFS)和数字移相器(DPS)，如图1.2.13所示。图1.2.13Spartan-3EDCM模块结构1．数字延迟锁相环(DLL)

XILINX的FPGA器件都采用数字延迟锁相环技术来消除时钟相位的偏移，改变时钟的频率(倍频或分频)，调整时钟输出的相位等。DLL主要由可变延迟线、控制逻辑和时钟分配网络构成，如图1.2.14所示。时钟分配网络提供了处理后的时钟信号(倍频或分频、相移等)图1.2.14DLL模块原理图输出和时钟反馈控制信号(CLKFB)，控制逻辑根据输入时钟和输出反馈时钟信号的比较结果调整可变延迟线。通过在输入时钟和反馈时钟之间插入延时，使输入时钟和输出时钟相位对齐。当输入时钟信号上升沿和反馈时钟信号上升沿相位一致时，时钟延迟锁相环将被锁定，从而达到控制时钟相位偏移的目的。DLL的输出和输入信号及控制信号说明如下：

CLKIN：DLL输入时钟信号，通常来自输入全局缓冲器(IBUFG)或内部全局缓冲器(BUFG)。

CLKFB：DLL的时钟反馈信号，该反馈信号通常由CLK0或CLK2X输出，并通过BUFG相连或通过芯片外部由IBUFG返回。

CLK0：DLL输出时钟信号，与CLKIN输入时钟同相。

CLK90：DLL输出时钟信号，与CLKIN输入时钟相位相差90°，在高频模式没有输出。CLK180：DLL输出时钟信号，与CLKIN输入时钟相位相差180°，在高频模式下仍有输出。

CLK270：DLL输出时钟信号，与CLKIN输入时钟相位相差270°，在高频模式下没有输出。

CLK2X：DLL输出时钟信号，是CLKIN输入时钟频率的2倍频时钟信号，在高频模式下仍然有输出。

CLKDV：DLL输出时钟信号，是CLKIN输入时钟的分频时钟信号。DLL支持的分频系数有1.5、2、2.5、3、3.5、4、4.5、5、5.5、6、6.5、7、7.5、8、9、10、11、12、13、14、15和16分频。

LOCKED：DLL状态信号，当该信号为高电平时，表示DLL已锁定输入时钟信号。

RST：DLL复位控制信号，控制DLL的初始化。当不用时，可以接地，DLL利用器件上电来进行复位。2．数字频率合成器(DFS)

Spartan-3E系列器件在DLL模块基础上增加了数字频率合成器(DFS)功能，为系统提供了更加丰富的频率合成时钟信号。数字频率合成器共有CLKFX和CLKFX180两个输出时钟信号。输出时钟的频率由参数CLKFX_MULTIPLY和CLKFX_DI