《Verilog HDL数字系统设计与应用》 课件 FPGA-第4章-行为描述语言.pptx

第4章行为描述的语法;4行为描述语言;

VerilogHDL的过程语句主要包括initial语句和always语句。在一个模块（module）中，使用initial和always语句的次数是不受限制的，而且每个initial和always都是并行执行的。initial语句通常用于仿真中的初始化，只在程序开始时执行一次。当触发方式满足后，always块内的语句一直重复执行。该语句可综合也可用于仿真，是一种被广泛采用的电路设计方式。;

initial语句主要用于仿真测试，在仿真0时刻开始对变量进行初始化或激励波形的产生。一个模块中可以有多个initial语句，每个initial语句都是同时从仿真0时刻开始并行执行。initial语句不能被综合，其格式如下：;4.1过程语句;4.1过程语句;4.1过程语句;4.1过程语句;4.1过程语句;4.1过程语句;4.1过程语句;4.2块语句;4.2块语句;4.2块语句;4.2块语句;4.3条件语句;4.2块语句;4.2块语句;4.2块语句;4.2块语句;4.2块语句;4.2块语句;4.2块语句;4.2块语句;4.2块语句;4.2块语句;4.2块语句;4.2块语句;4.4循环语句;4.4循环语句;4.4循环语句;4.4循环语句;4.4循环语句;4.4循环语句;4.4循环语句;4.4循环语句;4.4循环语句;4.4循环语句;习题