《Verilog HDL数字系统设计与应用》 课件 PGA-第5章-基本组合逻辑电路的设计.pptx

第5章基本组合逻辑电路的设计

5.1VerilogHDL数字电路设计方法模块内部逻辑行为描述对外是不可见的，其内部描述的改变，不会影响模块之间的连接关系。用VerilogHDL设计模块电路内部具体逻辑行为的描述方式也称为建模方式。组合逻辑电路模块的功能描述，可以采用以下三种描述方式：（1）元件例化描述（2）数据流描述（3）always语句

5.1.1元件例化描述在VerilogHDL设计中，用户常需要利用基本门电路和自定义模块或实体进行组合，设计数字系统。VerilogHDL预先定义了常见的基本门级元件，如and、or、nor等基本门级电路，并允许用户自定义设计有特定功能的模块元件。元件例化的过程是将预先设计好的模块电路定义为一个元件，然后利用映射语句将此元件与另一个模块实体指定的端口相连，实现层次化数字系统设计。采用元件例化法设计复杂数字电路时，首先需要完成描述数字系统总功能的电路原理图设计，参考数字电路相关知识；然后，根据电路原理图中各元件之间的关系，运用VerilogHDL例化所有元件，完成数字电路设计。5.1VerilogHDL数字电路设计方法元件例化具体方式主要有两种：（1）位置映射法（2）信号名称映射法其中信号名称映射法不能用于描述标准的基本门级元件。

1.位置映射法位置映射法严格要求模块实体的端口名称与元件定义的输入/输出端口顺序一一对应，但不需要注明元件定义时的端口名，其一般语句引用格式如下：元件名模块例化名(输出端口1信号名，输出端口2信号名，…，输入端口1信号名，输入端口2信号名，…);其中，“模块例化名”是用户命名的模块实体名称，可以省略。在输入/输出端口列表中，括号左边的第一个端口通常为输出，后续端口则为输入。5.1VerilogHDL数字电路设计方法5.1.1元件例化描述举例如下：andU1(COUT,A,B,C,D);例化4输入与门，例化后与门输入为A、B、C、D信号，输出为COUT信号，名称U1可省略。orU2(COUT,A,B,C,D);例化2输入或门，例化后或门输入为A、B、C、D信号，输出为COUT信号，名称U2可省略。

【例5.1】用位置映射法法设计1位半加器电路，其模块电路名称为half_add1，元件符号如图5.1所示。5.1VerilogHDL数字电路设计方法5.1.1元件例化描述图5.11位半加器元件符号加法器是一种常见的算术运算电路，包括半加器、全加器、多位加法器等。半加器是相对较简单的加法器，仅考虑两个加数本身，无需考虑来自低位的进位。

5.1VerilogHDL数字电路设计方法5.1.1元件例化描述表5.11位半加器功能表1位半加器的逻辑表达式:图5.21位半加器电路原理图假设A、B分别表示半加器加数和被加数输入信号，逢二即进位，SUM表示当前位值输出信号，COUT表示进位输出信号，功能表如表5.1所示。观察逻辑表达式可知，可以使用异或门、与门等基本门级元件实现1位半加器电路，将逻辑表达式转换成电路原理图如图5.2所示。

对应代码如下：modulehalf_add1(inputA,inputB,//两个加数输入端口声明 outputwireSUM,//输出端口声明 outputwireCOUT);//参考电路原理图5.2，位置映射法描述全加器电路xorE0(SUM,A,B);andE1(COUT,A,B);endmodule5.1VerilogHDL数字电路设计方法5.1.1元件例化描述

5.1VerilogHDL数字电路设计方法5.1.1元件例化描述图5.31位半加器功能仿真1位半加器的功能仿真结果如图5.3所示。当A=“0”、B=“0”时，SUM输出结果为“0”，无进位信号，COUT=“0”；当A=“1”、B=“0”时，SUM输出结果为“1”，无进位信号，COUT=“0”；当A=“0”、B=“1”时，SUM输出结果为“1”，无进位信号，COUT=“0”；当A=“1”、B=“1”时，SUM输出结果为“1”，有进位信号，COUT=“1”。

【例5.2】用位置映射法法设计1位全加器电路，其模块电路名称为full_add1。元件符号如图5.4所示。5.1VerilogHDL数字电路设计方法5.1.1元件例化描述图5.41位全加器元件符号

5.1VerilogHDL数字电路设计方法5.1.1元件例化描述表5.21位全加器功能表1位全加器的逻辑表达式：图5.5一位全加器电路原理图根据设计原理，1位半加器功能表